遥测遥控

参数定义	输入数据1~16路
DataIn_I[15:0]	0011000010001000
DataIn_Q[15:0]	0000100101110100
DataIn_X[15:0]	1000101110001010
DataIn_Y[15:0]	1111001110001001
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参数定义	输入数据1~16路
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参数定义	IQ输出幅值大小：1~16路并行输出
PData_I	827, 917, 792, 792, 5 004, 5 792, 827, 3 052,817, 4 359, -4 360, -4 360, -818, 4 359, 8 140, 917
PData_Q	827, 8 140, -5 005, 5 004, 792, 5 792, 827, -818, 3 052,-6 937, 6 936, 6 936, -3 053, 6 936, 917, 8 140

参数定义	IQ输出幅值大小：1~16路并行输出
PData_I	827, 917, 792, 792, 5 004, 5 792, 827, 3 052,817, 4 359, -4 360, -4 360, -818, 4 359, 8 140, 917
PData_Q	827, 8 140, -5 005, 5 004, 792, 5 792, 827, -818, 3 052,-6 937, 6 936, 6 936, -3 053, 6 936, 917, 8 140

资源类型	占用资源数	资源总数	资源占比
LUT	304 338	1 728 000	17.61%
LUTRAM	1 775	791 040	0.22%
DSP	2 114	12 288	17.20%

资源类型	占用资源数	资源总数	资源占比
LUT	304 338	1 728 000	17.61%
LUTRAM	1 775	791 040	0.22%
DSP	2 114	12 288	17.20%

基于FPGA的高速率高性能64APSK调制器的设计

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王剑飞 ¹ , 谌明 ¹ , 罗霞 ¹ , 杨成武 ¹ , 郭航 ¹^,²

遥测遥控 | 测控通信与导航 2025,46(5): 134-141

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遥测遥控 | 测控通信与导航 2025, 46(5): 134-141

基于FPGA的高速率高性能64APSK调制器的设计

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王剑飞¹, 谌明¹, 罗霞¹, 杨成武¹, 郭航¹^,²

作者信息

¹北京遥测技术研究所北京 100076

²哈尔滨工业大学电子与信息工程学院哈尔滨 150001

王剑飞　1999年生，硕士研究生。

谌明　1977年生，研究员。

罗霞　1981年生，研究员。

杨成武　1994年生，工程师。

郭航　2001年生，博士研究生。

The Design of A High-Speed and High-Performance 64 APSK Modulator Based on FPGA

Jianfei WANG¹, Ming SHEN¹, Xia LUO¹, Chengwu YANG¹, Hang GUO¹^,²

Affiliations

^1.Beijing Research Institute of Telemetry, Beijing 100076, China

^2.College of Electronics and Information Engineering, Harbin Institute of Technology, Harbin 150001, China

出版时间: 2025-09-15 doi: 10.12347/j.ycyk.20250402001

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摘要

收起

随着卫星通信技术的高速发展，星地传输数据量不断增加，对信号传输速率及传输质量的需求不断提升。在传统调制器中，由于DAC（Digital-to-Analog Converter，数模转换器）采样率、成型滤波技术等多种因素的限制，其设计多采用低阶调制，使得信号传输速率低，无法满足未来高速传输的需要。因此，本文提出一种传输速率连续可变的16路并行成型滤波技术，该技术采用64APSK（Amplitude Phase Shift Keying，振幅相位键控）的调制方式，实现调制数据的高速传输。经实验验证，该技术基于现有硬件平台，可在4.8 GHz的DAC采样率下，实现7.2 Gbps码率数据传输，且EVM（Error Vector Magnitude，误差矢量幅度）低至2.029 9%。相比于现有的8PSK、16APSK、32APSK等高速并行调制器架构，该技术具有传输速率高、信号质量好、资源消耗占比低等优点，对未来超10 Gbps数据传输系统设计具有参考意义。

关键词

64APSK / 调制器 / 并行成型滤波技术 / EVM

Abstract

收起

With the rapid development of satellite communication technology, the volume of data transmitted between satellites and ground stations continues to increase, driving higher demands for signal transmission rates and quality. In traditional modulators, due to limitations such as DAC(Digital-to-Analog Converter)sampling rates and shaping filter technologies, low-order modulation is often adopted, resulting in lower signal transmission rates that cannot meet the requirements of future high-speed transmission. Therefore, a 16-channel parallel shaping filter technology with a continuously variable transmission rate is proposed in this paper. This technology employs 64APSK(Amplitude Phase Shift Keying)modulation to achieve high-speed data transmission. Experimental results show that, based on the existing hardware platform, data transmission at a rate of 7.2 Gbps is achieved with a 4.8 GHz DAC sampling rate, and the EVM (Error Vector Magnitude)is as low as 2.029 9%. Compared to the original high-speed modulator architecture, this technology offers advantages such as high transmission rates, good signal quality, and low resource consumption, making it a valuable reference for the design of future systems for data transmission exceeding 10 Gbps.

Key words

64 APSK / Modulator / Parallel shaping filter technology / EVM

引用本文

王剑飞, 谌明, 罗霞, 杨成武, 郭航. 基于FPGA的高速率高性能64APSK调制器的设计. 遥测遥控, 2025 , 46 (5) : 134 -141 . DOI: 10.12347/j.ycyk.20250402001

Jianfei WANG, Ming SHEN, Xia LUO, Chengwu YANG, Hang GUO. The Design of A High-Speed and High-Performance 64 APSK Modulator Based on FPGA[J]. Journal of Telemetry, Tracking and Command, 2025 , 46 (5) : 134 -141 . DOI: 10.12347/j.ycyk.20250402001

正文

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0　引言

收起

高速数据传输技术是卫星通信领域的关键技术之一^[1−4]。随着信息和数字技术的发展，人们对信息传输速率的要求越来越高，这些技术的发展建立在大容量、高速率数据传输的基础上，同时对通信系统的性能提出了更高的要求。为了满足未来更大的数据传输带宽和更快的传输速率，需要研究一种更加高效和稳定的高速卫星数据传输技术。

传统卫星通信常采用BPSK(Binary Phase Shift Keying，二进制相移键控)，QPSK(Quadrature Phase Shift Keying，正交相移键控)，8 PSK(8-Phase Shift Keying，八相相移键控) 等低阶调制方式，其在信号解调中对滤波、均衡、定时同步、载波同步算法精度以及信噪比的要求低^[5−9]。然而，随着传输速率的提高，其信号占用带宽激增、传输效率低下^[10]。因此，使用16 APSK、16 QAM(Quadrature Amplitude Modulation，正交幅度调制)等高阶调制方式，能够提高频谱利用率、降低采样率、减少信道及模拟器件失真带来的影响^[11−14]。由于高阶QAM信号的星座图呈现方形排列，幅度半径过多，解调处理复杂，不适合于实际应用；而APSK信号的星座点成环形排列，幅度半径小^[15]，因此选用APSK调制体制有助于降低解调端的处理难度，提高信号传输性能。

为改善信号传输质量，在调制端采用并行成型滤波技术，通过增加并行路数，提高信号传输速率。由于成型滤波器的设计与信号的符号速率及采样率有着严格的倍数关系，因此，文献[16]在频率受限的情况下，采用8路并行，4倍内插的方法设计了并行成型滤波模块，提高了传输速率，但该文献理论最大速率仅有3.2 Gbps，缺乏实验验证。文献[17]完成了8 PSK调制端的设计，其并行成型滤波器采用2倍符号速率采样的方式，实现了2.1 Gbps的数据传输速率，且EVM(Error Vector Magnitude，误差矢量幅度)值达到10.3%，但其调制体制低、EVM高，使其信号传输质量无法达到实际应用需求。在文献[18]中，其采用直接并行数字内插成型滤波技术，实现了40 Mbps~300 Mbps可变速率调制器，其传输速率低，无法满足卫星高速数据传输的需求。文献[17]使用两个基于8FFT(Fast Fourier Transform，快速傅里叶变换)算法代替并行频域滤波器中的DFT(Discrete Fourier Transform, 离散傅里叶变换)/IDFT(Inverse Discrete Fourier Transform, 逆离散傅里叶变换)算法，采用4路并行的传输方式，传输速率可达600 Mbps，其复杂度高，并行路数低，有很大提升空间。文献[19]基于FPGA平台，采用内插FIR多相滤波方法，实现高达2.5 Gbps的数据传输速率，但速率仍不满足当前星地数据传输的需求。

为满足未来星地数据的高速传输，基于上述文献研究，本文提出了一种速率连续可变的16路并行成型滤波技术，该技术使用64APSK的调制方式，实现调制数据的高速传输。该技术基于现有硬件平台，可在4.8 GHz的DAC采样率下，实现7.2 Gbps码率数据传输，且EVM低至2.029 9%，具有传输速率高、信号质量好、资源消耗低等优点。

1　64APSK调制器的基本模型

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在星地高速数传系统中，调制是关键技术之一，其主要目的是将原始信号转换为适合信道传输的形式，使其能够有效承载高速数据。

64APSK^[20−22]调制信号可以表示为：

（1）

式中：g(t)表示幅度归一化的基带矩形信号，a(t)表示信号幅度，T_s表示码元周期，f_c表示载波频率，φ_n表示第n个码元所对应的载波相位。

将上式展开可以得到：

（2）

由式(2)可知，可以先由64APSK的星座图求出两路独立的波形I(t)、Q(t)，然后与两个正交的本地载波信号cos(2πf_ct)和sin(2πf_ct)相乘，最后将两路信号相加可得到调制信号，这种调制方法为正交调制法。正交调制法的实现框图，如图1所示：输入信息首先经过串并转换为不同的码元，然后经星座映射得到I、Q两路信号，其中I为同相支路，Q为正交支路；对I、Q两路信号分别进行成型滤波和插值滤波处理，之后将两路信号与中频载波相乘，将I、Q两路信号相加后得到中频调制信号，最后经过放大器进行数据输出。

2　64APSK星座图模型

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64APSK星座图是M个星座点排列在多个同心圆环上，在每个圆环上星座点呈PSK方式排列。本文采用DVB_S2中64APSK星座点的排列方式，即星座点的分布为4 + 12 + 20 + 28，内外圈半径比为1 : 2.4 : 4.3 : 7；最内圈4个星座点呈QPSK形式排列，第2圈、第3圈和第4圈分别有12个星座点、20个星座点和28个星座点。星座点构成的信号集C可以表示为：

（3）

其中，R_k表示圆环的半径，θ_k表示星座点的相位，n_k表示对应圆环上的星座点数量，i_k表示该圆环上的星座点序号。其中：

（4）

依照上述映射关系，搭建64APSK高阶调制模型，得到仿真后的星座图如图2所示：

3　并行成型滤波的设计实现

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本文提出一种符号速率连续可变的并行成型滤波方法。具体实现为：将16路并行信号进行4倍内插处理，其符号速率由R_S变为4R_S的信号经并行成型滤波器处理后存储在FIFO(First In，First Out，先进先出)中。其在DAC的采样率下对NCO(Numerically Controlled Oscillator, 指数控振荡器)进行控制计算得到码钟，后根据码钟读取FIFO中的数据并更新，通过查表法得到16路滤波器的系数。最后将滤波后的数据与滤波器系数相乘累加得到16路的并行数据输出，如图3所示。

假设x(k)为4倍内插处理后的数据，h(n)为成型滤波器的系数，y(k)为x(k)经成型滤波后得到的数据，具体实现为：

（5）

本方法使用并行16路设计实现，因此y(k)数据可一次按顺序写入16个，且遵循FIFO规则。当下一轮次的16个数据到来时，重复上述操作，后面的符号依次写入FIFO，若最后一轮数据未写满全部FIFO，则进行补0处理。

数字NCO在DAC采样率的控制下，产生符号速率为4R_S的并行码钟。实现公式如下：

（6）

其中，n表示当前路数，M表示并行路数，t表示当前时刻，t-1表示前一时刻，N表示控制字的精度大小。若累加结果与上一次相比最高位产生了进位，则此路产生了相对应的码钟，其他路码钟的产生亦是如此。

以此码钟为基础读取FIFO中经过成型滤波后的数据，计算得到NCO控制字，对其累加得到相应的地址。根据该地址去ROM(Read-Only Memory,只读存储器)表中查找滤波器的系数h_t(n)，使用该滤波器系数对成型后的数据y_t(k)作相应的滤波处理，即可得到f_s采样率下连续的数据输出。

4　64APSK的FPGA实现

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如图4所示，本文实现了64APSK高速调制器的设计。FPGA调制端的设计如下^[23−26]：信号源可选择固定帧随机数，PN伪随机码、顺序数等，并可根据实际需求选择是否加扰(包括编码前加扰，编码后加扰两种加解扰方式)，之后采用16路并行传输进行码型变换、64APSK调制、星座映射、成型滤波以及插值处理，最后进行载波混频、加噪等操作实现数据的输出。

首先完成64APSK数据的产生与变换，对码型变换后的16 bit数据进行拆分重组，输出为96 bit的数据，并对该数据进行每间隔6个点数的抽取，生成64APSK星座点的符号。

由于64APSK星座图共有64个点，每6bit符号映射为1个点，分别对每路数据的相同位置进行取值，组成64APSK映射的6 bit数据。第一象限有16个点，具有16种不同的幅值，用AmpCoe_1P 到AmpCoe_16P表示，负幅值关于X轴对称，用AmpCoe_1N到AmpCoe_16N表示。

随机抓取一个时钟的数据进行分析，如表1、表2所示。其中，DataIn_I、DataIn_Q、DataIn_X、DataIn_Y、DataIn_Z、DataIn_W表示输入的比特数据，PData_I、PData_Q表示映射完成后输出的幅值大小，为14位无符号整数。本设计实现16路并行传输，现以其中一组数为例：输入的数据为001100、000100、100101、100100、011000，其对应64APSK星座图上的坐标为：(827，827)、(917，8140)，(792，-5005)、(792，5004)、(5004，792)，与理论值结果一致。

64APSK映射后的16路并行I、Q数据中，I路数据对应星座点的实部，Q路数据对应星座点的虚部，因此星座图上的坐标可以表示为(I，Q)。对64APSK调制后FPGA板卡产生的数据进行存储，并用MATLAB对该数据进行分析，绘图结果如图5所示，在基带完成下变频后，可以完整地恢复出64APSK调制信号。

5　64APSK调制端的验证

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本文选用Xilinx公司研制生产的V7690 FPGA芯片，具有现场可编程特性。中频频率为1.2 GHz，调制体制为64APSK，软件参数管理界面主要参数如下：

①中心频率：1 200 MHz可调；

②调制体制：支持BPSK、QPSK、SQPSK、8 PSK、16 APSK、16 QAM、32 APSK、64 APSK等多种调制体制；

③成型滤波：平方根升余弦滤波器，成型滤波系数0.1~1；

④编码方式：卷积编码、RS编码、卷积+RS级联编码、LDPC编码等多种编译码方式；

⑤码率设置：30 Mbps~7 200 Mbps可选择，且速率逐比特可调。

对软件参数进行设置后，观察输出的64APSK信号频谱图，如图6所示。可以发现，对于调制生成的符号速率为100 Msym/s，总码率为600 Mbps的64APSK信号，当成型因子选择0.35时，其信号带宽为135 MHz，频谱均匀分布于中频1.2 GHz的两侧，频谱起始频率为1.131 40 GHz，频谱结束频率为1.269 46 GHz，带宽的实际大小为(1.269 46 GHz -1.131 40 GHz)=0.138 06 GHz，与理论值差2.26%。

为验证64APSK调制传输信号的最大码率与信号质量，使用信号分析器对信号进行分析验证，实物连接如图7所示。高速基带信号处理板生成并发送调制信号，使用信号分析器进行解调处理。

对于符号速率为400 Msys、总码率2.4 Gbps的64APSK信号，观察信号分析器的64APSK星座图解调结果如图8所示，发现未经成型滤波处理的64APSK星座图分辨不清晰，具有严重的码间串扰，EVM值为6.626 5%；采用本文的方法进行成型滤波处理后的64APSK星座图收敛清晰明显如图9所示，EVM值为1.123 5%，信号质量变好。对于符号速率为1 200 Msys，总码率7.2 Gbps的64 APSK信号，如图10和11所示，成型滤波前的EVM值为7.865 8%，成型滤波处理后的EVM值为2.029 9%，且星座点分布清晰，本文速率连续可变的16路高速并行成型滤波技术，可以大幅度提高信号质量，改善星座点间的分辨能力，减少码间串扰。但是在相同条件下，随着调制信号码速率的增加，信号质量变差，但依旧满足实际需求。

6　FPGA资源消耗情况

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FPGA资源消耗情况如表3所示。可以发现，本文提出的设计算法具有较低的资源占比(资源消耗包括8种调制体制及各种编译码模块)。其中，主要的逻辑资源LUT(Look up Table, 查找表)只占用了17.61%，存储器LUTRAM(Look up Table RAM,查找表随机存储器)资源占用了0.22%，DSP(Digital Signal Processor, 数字信号处理器)乘法器资源占用了17.25%，该方法节省的资源消耗，可用于进行其他功能的扩展。

7　结论

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本文基于FPGA平台，提出了一种速率连续可变的16路高速并行成型滤波技术，并完成了64APSK高阶调制器的设计。实验结果表明，本文所提出的技术在4.8 GHz的DAC采样率下，能够实现码率高达7.2 Gbps的数据传输，且信号EVM值仅有2.029 9%。相比于8PSK、16APSK、32APSK等调制器，本文所设计的16路并行64APSK调制器的传输速率具有很大的提升，信号质量更优，资源消耗占比低，为其他模块的扩展提供了资源空间。然而，由于硬件条件受限，且本调制器能达到的最大总码率受限于DAC芯片的采样率等因素，使其无法达到理论最大值。后续通过更换采样率更高的芯片，如采样率为6.4 GHz的芯片，可达到最大为9.6 Gbps的传输速率。本文所提出的速率连续可变的16路高速并行成型滤波技术对未来超10 Gbps数据传输系统设计具有很大的参考意义。

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2025年第46卷第5期

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doi: 10.12347/j.ycyk.20250402001

接收时间：2025-04-02
首发时间：2026-03-13
出版时间：2025-09-15

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作者

出版历史

收稿日期：2025-04-02
修回日期：2025-04-07

基金

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¹北京遥测技术研究所北京 100076

²哈尔滨工业大学电子与信息工程学院哈尔滨 150001

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2种不同金属材料的力学参数

科 Family	属数 Number of genus	种数 Number of species	占总种数比例 Percentage of total species (%)	属 Genus	种数 Number of species	占总种数比例 Percentage of total species (%)
鹅膏菌科Amanitaceae	2	11	5.26	鹅膏菌属 Amanita	10	4.78
小菇科 Mycenaceae	2	12	5.74	丝盖伞属 Inocybe	5	2.39
多孔菌科 Polyporaceae	8	14	6.70	蜡蘑属 Laccaria	5	2.39
红菇科 Russulaceae	3	23	11.00	小皮伞属 Marasmius	6	2.87
				小菇属 Mycena	11	5.26
				光柄菇属 Pluteus	5	2.39
				红菇属 Russula	17	8.13
				栓菌属 Trametes	5	2.39

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