遥测遥控

	基于DFT的数字信道化结构	基于二维DFT的数字信道化结构
多相滤波	K个多相子带滤波器实数乘法：O(N) 实数加法：O(N)	K个多相子带滤波器实数乘法：O(N/L) 实数加法：O(N/L)
串行FFT	——	R个L点串行FFT 复乘法：复加法：O(Rlog₂L)
并行FFT	1个K点并行FFT 复乘法：复加法：O(Klog₂K)	1个R点并行FFT 复乘法：复加法：O(Rlog₂R)
复数乘法	O(K)	O(2R)
合计	复乘法：复加法：O(Klog₂K) 实数乘法：O(N) 实数加法：O(N)	复乘法：复加法：O(Rlog₂L+Rlog₂R) 实数乘法：O(N/L) 实数加法：O(N/L)
换算后	实数乘法：O(2Klog₂K+4K+N) 实数加法：O(Klog₂K+2K+2Klog₂K+N)	实数乘法：O(2Rlog₂L+2Rlog₂R+8R+N/L) 实数加法：O(Rlog₂L+Rlog₂R+4R+2Rlog₂L+2Rlog₂R+N/L)

	基于DFT的数字信道化结构	基于二维DFT的数字信道化结构
多相滤波	K个多相子带滤波器实数乘法：O(N) 实数加法：O(N)	K个多相子带滤波器实数乘法：O(N/L) 实数加法：O(N/L)
串行FFT	——	R个L点串行FFT 复乘法：复加法：O(Rlog₂L)
并行FFT	1个K点并行FFT 复乘法：复加法：O(Klog₂K)	1个R点并行FFT 复乘法：复加法：O(Rlog₂R)
复数乘法	O(K)	O(2R)
合计	复乘法：复加法：O(Klog₂K) 实数乘法：O(N) 实数加法：O(N)	复乘法：复加法：O(Rlog₂L+Rlog₂R) 实数乘法：O(N/L) 实数加法：O(N/L)
换算后	实数乘法：O(2Klog₂K+4K+N) 实数加法：O(Klog₂K+2K+2Klog₂K+N)	实数乘法：O(2Rlog₂L+2Rlog₂R+8R+N/L) 实数加法：O(Rlog₂L+Rlog₂R+4R+2Rlog₂L+2Rlog₂R+N/L)

	基于DFT的数字信道化结构	基于二维DFT的数字信道化结构
LUT	50 523	6 342
FF	37 077	10 984
DSP	288	92
LUTRAM	3 038	2 016

	基于DFT的数字信道化结构	基于二维DFT的数字信道化结构
LUT	50 523	6 342
FF	37 077	10 984
DSP	288	92
LUTRAM	3 038	2 016

基于二维DFT的数字信道化高效结构与实现

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李潇 , 张国玉

遥测遥控 | 雷达与对抗 2025,46(4): 140-148

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遥测遥控 | 雷达与对抗 2025, 46(4): 140-148

基于二维DFT的数字信道化高效结构与实现

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李潇, 张国玉

作者信息

北京遥测技术研究所北京 100076

李潇　1991年生，硕士，工程师。

张国玉　1987年生，硕士，高级工程师。

Efficient Structure and Implementation of Digital Channelization Based on Two-Dimensional DFT

Xiao LI, Guoyu ZHANG

Affiliations

Beijing Research Institute of Telemetry, Beijing 100076, China

出版时间: 2025-07-15 doi: 10.12347/j.ycyk.20241217007

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摘要

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数字信道化在电子侦察领域有广泛应用，其多相结构能够降低数据率，便于在FPGA中实现。然而，当子信道数量比较大时，子信道数据率会显著低于FPGA处理速率，这会造成FPGA资源的极大浪费。本文将二维DFT引入传统的DFT数字信道化结构，提出了一种匹配FPGA处理速率的信道化结构，即基于二维DFT的数字信道化结构。在Matlab中进行了仿真验证，分析了该信道化结构的计算复杂度，并与基于DFT的数字信道化结构进行对比。随后给出了FPGA实现框图及FPGA资源使用情况并在硬件平台上进行了测试。结果表明，基于二维DFT的数字信道化结构能够正确完成各种信号的信道化处理，且与基于DFT的数字信道化结构相比，降低了计算复杂度，显著提高了FPGA资源的使用效率，便于大规模数字信道化在FPGA上的实现，具有工程意义。

关键词

电子侦察 / 数字信道化 / 子信道数据率 / 二维DFT / 计算复杂度 / FPGA

Abstract

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Digital channelization has been widely applied in the field of electronic reconnaissance. The multi-phase structure of digital channelization can reduce data rates, making it easier to implement in FPGA. However, when the number of sub-channels is large, the data rate of each sub-channel will be significantly lower than the processing rate of FPGA, resulting in a waste of FPGA resources. In this paper, we introduce two-dimensional DFT into traditional DFT digital channelization structure and propose a channelization structure that matches the processing rate of FPGA, namely the digital channelization structure based on two-dimensional DFT. This structure is verified through simulation in Matlab(Matrix Laboratory)，and its computational complexity is analyzed and compared with that of traditional DFT-based digital channelization structure. Subsequently, the FPGA implementation block diagram and FPGA resource utilization are presented, and then the structure is tested on a hardware platform. The results show that the digital channelization structure based on two-dimensional DFT can correctly perform channelization of various signals. Compared with the traditional DFT-based digital channelization structure, it reduces computational complexity and significantly improves the efficiency of FPGA resources utilization, facilitating the FPGA implementation of large-scale digital channelization, which has certain engineering significance.

Key words

Electronic reconnaissance / Digital channelization / Data rate of sub-channel / Two-dimensional DFT / Computation complexity / FPGA

引用本文

李潇, 张国玉. 基于二维DFT的数字信道化高效结构与实现. 遥测遥控, 2025 , 46 (4) : 140 -148 . DOI: 10.12347/j.ycyk.20241217007

Xiao LI, Guoyu ZHANG. Efficient Structure and Implementation of Digital Channelization Based on Two-Dimensional DFT[J]. Journal of Telemetry, Tracking and Command, 2025 , 46 (4) : 140 -148 . DOI: 10.12347/j.ycyk.20241217007

正文

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0　引言

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随着技术的发展，现代战场上电磁传感器数量日益增多，电磁环境日趋复杂。电磁信号的每秒脉冲数可达数百万个，信号频率可覆盖2~18 GHz，且调制样式多样^[1]。复杂的电磁环境对侦察接收机提出了更高的要求：需要接收机有更大的瞬时带宽覆盖范围、更高的动态范围、更高灵敏度、更高频率分辨力，以及对时域重叠信号的接收和处理能力^[2]。基于FPGA(Field Programmable Gate Array，现场可编程门阵列)的数字信道化接收机能够满足上述要求，近年来得到了广泛关注，成为侦察接收机的重要研究方向^[3-5]。

信道化接收机的基本原理是将接收机的瞬时带宽覆盖范围按频率分割成多个子信道，接收信号按照频率分布在不同子信道，然后对每个子信道分别进行信号处理^[6]，如信号检测、频率测量和幅度测量等。信道化接收机的工作流程如下：天线接收到的电磁信号经下变频后送入ADC(Analog to digital converter，模/数转换器)，ADC将数字信号传输给FPGA，在FPGA中实现数字信道化处理。目前通常采用基于多相滤波结构的数字信道化方法，该方法能够降低子信道数据率，便于在FPGA上实现。在多相滤波结构中，子信道数目K与抽取倍数M通常为整数倍关系^[7]，即K=F×M，其中F为过采因子。当F=1时，信道数与抽取倍数相等，称为临界抽取，大多数多相滤波结构为临界抽取。当F=2时，子信道数为抽取倍数的2倍，称为过2采样。过2采样通常用在无盲区多相滤波器中。当子信道数目较大时，子信道数据率会显著降低，这在工程实现中可能会导致FPGA工作时钟与子信道数据率不匹配的问题。以Xilinx 7系列FPGA为例，其工作时钟通常在数百兆赫兹，而ADC采集的信号传递到FPGA时通常为多路并行数据。假设ADC采样时钟为1.2 GHz，进行32路临界抽取数字信道化处理，则子信道数据率为37.5 MHz，远低于FPGA通常的工作时钟，从而可能导致FPGA计算资源的浪费。

众多专家学者对数字信道化在FPGA中的高效实现进行了研究。文献[8]论述了一种基于多相滤波的宽带数字信道化接收机结构，给出了FPGA实现框图，并通过布局布线后仿真验证其有效性，文中将1 280 Msps的ADC数据抽取为多路40 Msps数据，并将运算模块时钟设置为200 MHz。通过流水复用卷积运算模块的方式，在一定程度上减少了硬件资源消耗。然而，FPGA资源使用效率提升有限。文献[9]中，聂慧锋和翟羽佳针对单级数字信道化处理在输入带宽较宽时存在多相滤波器阶数高、消耗资源大的问题，创新性地提出了一种二级信道化处理结构。该结构降低了算法复杂度，但在算法结构中，需要对一级信道化结果进行检测，选取存在信号的信道进行二级信道化，这一操作会增加响应时间；另一方面，第一级信道化信道数比单级信道化处理时的信道数少，从而导致接收机灵敏度有所损失。文献[10]充分考虑了实数信道化多相结构和FPGA的资源分布特点，对信道化结构中的多相滤波和FFT在FPGA中的实现进行优化设计，采用分布式算法实现多相滤波，同时采用二维FFT实现FFT，这种优化设计使得该结构占用资源少，有效节约了硬件资源。文中通过仿真验证了其在采样率为2 400 MHz下128通道实现信道化的可行性，此时子信道数据率为18.75 MHz，低于FPGA通常的工作时钟。文献[11]针对宽带接收机处理多个同时到达信号时逻辑资源消耗大的问题，提出了包含移位抽取模块、多相滤波模块和全并行快速傅里叶变换模块的数字信道化高效实现结构。该结构不仅提高了处理速率，还降低了资源消耗。文中对数字信道化抽取、滤波、傅里叶变换的FPGA实现进行了优化设计，但未对信道化结构进行改进。

本文从基于DFT(Discrete Fourier Transform, 离散傅里叶变换)的数字信道化结构出发，结合二维DFT对信道化结构进行改进，提出基于二维DFT的数字信道化结构，其创新之处在于利用二维DFT改进数字信道化结构降低信道化计算复杂度，提高子信道数据率，使其匹配FPGA工作时钟，提高硬件资源使用效率，有利于大规模数字信道化的实现。

1　基于二维DFT的数字信道化结构

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1.1　基于DFT的数字信道化结构

数字信道化基本结构^[12-15]如图1所示，输入信号分成多路后，每一路进行数字下变频，经滤波和抽取后得到多路子带信号。

基于多相DFT的信道化结构采用了多相滤波结构从而提高运算效率，相对于数字下变频滤波器结构，其硬件资源消耗更少，功耗更低。在系统对数据的采样率没有特殊要求时，一般采用多相DFT结构实现信道化^[16]。下面对临界抽取的数字信道化结构进行推导。

图1数字信道化基本结构中第k路信道的输出为

（1）

其中，N为滤波器系数数量，对上式进行多相分解，令i=qD-p，可得：

（2）

令x_p(m)=x(mD+p)，h_p(m)=h(mD-p)，可得

（3）

子信道奇型排列时信道中心频率为

^[17]，在临界抽取条件下，子信道数量与抽取倍数相等即K=D，上式可变形为：

（4）

式中，x_p(m)由输入信号x(n)经D倍抽取得到，h_p(m)为原型滤波器h(n)经D倍抽取得到。

令

，则式(4)可写成如下DFT形式：

（5）

上式可由图2所示结构实现^[18]：

基于DFT的数字信道化结构中，输入信号经多倍抽取后乘以(-1)^m，计算结果经滤波后进行相位补偿，随后K路子信道数据经并行DFT运算后得到K路信道化数据。

1.2　二维DFT

DFT是信号处理中最常用的工具之一，用于将时域中的离散信号转换到频域。DFT存在快速算法，即FFT(Fast Fourier Transform，快速傅里叶变换)，其利用对称性和周期性将DFT的计算复杂度由O(N²)降低到O(NlogN)。FFT在信号处理、图像处理、音频处理等领域有着广泛应用。二维离散傅里叶变换(二维DFT)是DFT在二维空间的扩展，用于描述离散信号的二维时域或空域表示与频域表示之间的关系。

在FPGA上实现FFT时，可以使用厂商提供的FFT IP核，但是当FFT点数较大或者对计算速度有要求时，IP核通常很难满足要求。针对这一问题，可以将一维的大点数FFT算法转换成适用于矩阵应用的二维FFT算法^[19]。以下从一维DFT出发推导二维DFT的表达式。

N点一维DFT的计算公式如下：

（6）

其中，n=0,1,…,N-1，k=0,1,…,N-1。

对N进行分解，令RL=N，即将x(n)重新排序为R行L列的矩阵。对n和k进行分组，令n=RL+r，k=k₁+k₂L,其中l=0,1,…,L-1，r=0,1,…,R-1，k₁=0,1,…,L-1，k₂=0,1,…,R-1。则式(6)可以改写为：

（7）

其中，

为R倍抽取序列的L点DFT形式。

令

,则有：

（8）

上式为v(l)的R点DFT形式。

由以上公式可知，一维DFT可以转换为二维DFT的计算形式，具体计算过程如下^[20,21]：

①将N点序列排列成R行L列的矩阵；

②对矩阵的每一行做L点DFT运算；

③矩阵的每个元素乘以旋转因子

；

④矩阵的每一列做R点DFT运算。

1.3　基于二维DFT的数字信道化结构

1.1节中所述的信道化结构中子信道数量K与抽取倍数D相等，即K=D。信道化最终数学表达式为D倍抽取序列的D点DFT运算。结合1.2节中二维DFT表达式进行如下推导。对式(2)进行改写，得到

（9）

考虑q的取值范围，上式等价于

（10）

代入

，得到

（11）

令p=Rl+r，k=k₁+k₂L，得到

（12）

上式中，

表示抽取后的信号与抽取后的滤波器进行卷积运算，即滤波。

为滤波后的相位补偿项。

表示L点DFT运算。

表示R点DFT运算。

由此上式可用如下结构表示，图3中，E₀、E₁…E_R_-1+_R₍_L_-1)为子带滤波器，由原型滤波器经D倍抽取得到。

基于二维DFT的数字信道化结构实现过程如下：输入信号经R倍抽取后乘以(-1)^m，计算结果经L通道滤波后进行相位补偿，相位补偿的结果进行L点串行DFT运算，乘以旋转因子后得到R路L点串行数据，进行L个周期的R点并行DFT运算后得到R路L个周期的信道化数据，即RL=K路信道化数据。

在相同处理时钟下，基于DFT的数字信道化结构和基于二维DFT的数字信道化结构计算复杂度对比如表1所示。1个复数乘法由4个实数乘法和2个实数加法组成，1个复数加法由2个实数加法组成。复乘法换算成实数乘法和加法，复加法换算成实数加法后总的计算复杂度见表1最后一行。

在相同处理时钟下，子信道数分别为64、256、1 024和4 096时，基于DFT的数字信道化结构和基于二维DFT的数字信道化结构所使用的实数乘法器、实数加法器的数量对比如图4所示，对比图中左侧为基于DFT的数字信道化结构，右侧为基于二维DFT的数字信道化结构。随着子信道数量的增加，基于二维DFT的数字信道化结构计算复杂度低的特点越发明显。

2　基于二维DFT信道化结构的FPGA实现

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在Xilinx V7平台上使用Verilog语言实现了1.3节中的信道化结构，FPGA中的实现结构如图5所示。图中实现了64路信道化，其中R取值为4，L取值为16。

64路信道化处理后，一帧需要输入64个数据，经过4倍抽取后，每路16个数据。如上图所示，抽取得到的64路数据分别进入各支路进行处理。每个支路首先使用FIR IP核进行16个通道的串行多通道滤波，滤波完成后数据进入复数乘法IP核进行相位补偿，随后数据进入FFT IP核完成16点串行FFT串行FFT的结果进入另外一个复数乘法IP核乘以旋转因子，最后4路数据进入4点并行FFT模块，完成16个周期的并行FFT后得到64个信道化输出数据。

在相同处理时钟下，基于DFT的数字信道化结构与基于二维DFT的数字信道化结构在FPGA中实现时所用资源如表2所示，基于二维DFT的数字信道化结构FPGA资源使用大幅下降。

3　仿真验证

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对第2节中的信道化结构进行验证。设信号采样率为1.2 GHz。输入信号1为单频信号，频率为60 MHz，脉宽为15 μs；输入信号2频率为线性调频信号，带宽120 MHz，中心频率260 MHz，脉宽为15 μs；输入信号3为相位编码信号，8位巴克码，码元宽度1 μs，信号频率405 MHz；输入信号4为单频信号，频率为570 MHz，脉宽为15 μs。仿真采用64路信道化结构，抽取倍数R=4，分路数L=16，原型滤波器阶数取511，滤波器系数数量为512。输入信号频率分布和信道划分如图6所示。抽取倍数R=4，则FPGA运行速度可设置为300 MHz。生成仿真数据后，将其导入第1.3节实现的信道化结构进行仿真。

在上述仿真条件下，信道化结构输出的第1~32子信道的时域波形和频谱分别如图7和图8所示。信号1位于第4信道，频率为65.04 MHz；信号2分布于第11到第18信道，频率范围为201.5 MHz到320.8 MHz；信号3位于22信道，频率为404.9 MHz；信号4位于31信道，频率为570.1 MHz。从时域波形和频谱分布可知，信道化输出保留了原信号信息，验证了本文提出的信道化结构的正确性。

4　硬件测试

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在仿真验证基础上，利用搭载某型RFSOC(射频片上系统)的板卡构建了实际硬件测试环境。该板卡包含8个信号输入端口和8个信号输出端口。在本测试中，仅使用其中1个输入端口和1个输出端口，两个端口通过射频线缆互连。由于测试环境中缺乏能同时产生4个不同信号的信号源，本文采用了一种基于ROM的离线信号生成方法。具体而言，将仿真验证中的输入信号量化后存入ROM，上电后定时读出，传输给相应DAC(数/模转换器)。DAC将数字信号转换为模拟信号，通过输出端口传输给输入端口，经ADC采样后传输给图5中的信道化模块，利用ILA(在线逻辑分析仪)采集信道化模块输出进行分析。

第1~32子信道的时域波形和频谱分别如图9和图10所示。信号1位于第4信道，频率为65.04 MHz；信号2分布于第11到第18信道，频率范围为200.4 MHz到320.5 MHz。信号3位于22信道，频率为404.9 MHz。信号4位于31信道，频率为570.1 MHz。从时域波形和频谱分布可知信道化输出保留了原信号信息，与第3节中Matlab仿真验证结果大体一致，验证了FPGA实现的正确性。但是信号波形存在一定程度劣化，可能是滤波器系数、相位补偿因子或DFT旋转因子量化误差导致的。

5　结束语

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本文将二维DFT引入基于DFT的数字信道化结构，提出了基于二维DFT的数字信道化高效结构。文中给出了该结构框图以及在FPGA中的实现方法，并对该结构的计算复杂度和FPGA资源使用率进行了对比分析。此外，通过仿真验证及硬件测试验证了该结构的正确性。实验结果表明：改进后的信道化结构不仅降低了计算复杂度，还提升了子信道数据传输率，实现了FPGA内部资源的高效利用，从而有利于大规模数字信道化技术的工程应用。

基金

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航天科技集团创新应用项目(84B2F3F2)

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2025年第46卷第4期

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doi: 10.12347/j.ycyk.20241217007

接收时间：2024-12-17
首发时间：2026-03-13
出版时间：2025-07-15

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收稿日期：2024-12-17
修回日期：2025-02-26

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航天科技集团创新应用项目(84B2F3F2)

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北京遥测技术研究所北京 100076

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本文的引用情况

2种不同金属材料的力学参数

科 Family	属数 Number of genus	种数 Number of species	占总种数比例 Percentage of total species (%)	属 Genus	种数 Number of species	占总种数比例 Percentage of total species (%)
鹅膏菌科Amanitaceae	2	11	5.26	鹅膏菌属 Amanita	10	4.78
小菇科 Mycenaceae	2	12	5.74	丝盖伞属 Inocybe	5	2.39
多孔菌科 Polyporaceae	8	14	6.70	蜡蘑属 Laccaria	5	2.39
红菇科 Russulaceae	3	23	11.00	小皮伞属 Marasmius	6	2.87
				小菇属 Mycena	11	5.26
				光柄菇属 Pluteus	5	2.39
				红菇属 Russula	17	8.13
				栓菌属 Trametes	5	2.39

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