电子元件与材料

单独发热芯片	温度仿真结果（℃）
die1	39.74	38.29	37.97	37.77	37.62
die2	38.30	40.89	39.44	39.11	38.93
die3	37.97	39.44	42.04	40.59	40.27
die4	37.78	39.11	40.59	43.19	41.79
die5	37.63	38.92	40.27	41.79	44.53

单独发热芯片	温度仿真结果（℃）
die1	39.74	38.29	37.97	37.77	37.62
die2	38.30	40.89	39.44	39.11	38.93
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die4	37.78	39.11	40.59	43.19	41.79
die5	37.63	38.92	40.27	41.79	44.53

单独发热芯片	结温仿真结果（℃）
die1	44.65	42.71	42.29	42.03	41.83
die2	42.73	46.18	44.25	43.81	43.56
die3	42.30	44.25	47.72	45.78	45.36
die4	42.04	43.81	45.78	49.25	47.38
die5	41.84	43.56	45.37	47.38	51.04

单独发热芯片	结温仿真结果（℃）
die1	44.65	42.71	42.29	42.03	41.83
die2	42.73	46.18	44.25	43.81	43.56
die3	42.30	44.25	47.72	45.78	45.36
die4	42.04	43.81	45.78	49.25	47.38
die5	41.84	43.56	45.37	47.38	51.04

单独发热芯片	结温仿真结果（℃）
die1	49.57	47.15	46.61	46.29	46.04
die2	47.17	51.48	49.06	48.51	48.21
die3	46.62	49.06	53.40	50.98	50.45
die4	46.31	48.52	50.98	55.32	52.97
die5	46.05	48.20	50.46	52.97	57.55

单独发热芯片	结温仿真结果（℃）
die1	49.57	47.15	46.61	46.29	46.04
die2	47.17	51.48	49.06	48.51	48.21
die3	46.62	49.06	53.40	50.98	50.45
die4	46.31	48.52	50.98	55.32	52.97
die5	46.05	48.20	50.46	52.97	57.55

芯片编号	结温仿真结果（℃）
条件一	80.28	84.62	87.67	89.44	90.05
条件二	101.61	108.39	113.69	117.22	118.84
条件三	124.51	132.32	137.80	140.99	142.09

芯片编号	结温仿真结果（℃）
条件一	80.28	84.62	87.67	89.44	90.05
条件二	101.61	108.39	113.69	117.22	118.84
条件三	124.51	132.32	137.80	140.99	142.09

芯片编号	die1	die2	die3	die4	die5
条件一	0.56	0.53	0.51	0.49	0.52
条件二	0.63	0.59	0.55	0.51	0.55
条件三	0.66	0.61	0.58	0.55	0.60

芯片编号	die1	die2	die3	die4	die5
条件一	0.56	0.53	0.51	0.49	0.52
条件二	0.63	0.59	0.55	0.51	0.55
条件三	0.66	0.61	0.58	0.55	0.60

基于热阻矩阵的3D叠层芯片结温预测方法研究

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高成 , 杜维洋 , 孙高宇 , 黄姣英

电子元件与材料 | 研究与试制 2025,44(10): 1153-1159

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电子元件与材料 | 研究与试制 2025, 44(10): 1153-1159

基于热阻矩阵的3D叠层芯片结温预测方法研究

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高成, 杜维洋, 孙高宇, 黄姣英

作者信息

北京航空航天大学可靠性与系统工程学院，北京 100191

通讯作者:

通信作者：高成，教授，博士，主要从事大规模集成电路可靠性的研究。E-mail: gaocheng@163.com

Junction temperature prediction method of 3D laminated chips based on thermal analysis

Cheng GAO, Weiyang DU, Gaoyu SUN, Jiaoying HUANG

Affiliations

School of Reliability and Systems Engineering, Beihang University, Beijing 100191, China

出版时间: 2025-10-05 doi: 10.14106/j.cnki.1001-2028.2025.0019

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摘要

收起

针对3D叠层封装芯片因功耗增加导致的热失效风险，提出了一种基于热阻矩阵的结温预测方法，以支持芯片热设计与热管理。选取某型DDR3叠层芯片为研究对象，设计了一种基于热阻矩阵的3D叠层芯片结温预测方法，通过建模仿真替代传统实验测量方法获取热特性参数。在分析3D叠层芯片结构的基础上，基于Icepak软件构建3D叠层芯片的仿真模型，结合JESD51-2标准搭建仿真用热测试环境，通过仿真手段拟合3D叠层芯片的热阻矩阵。依据拟合得到的热阻矩阵预测不同条件下各层芯片的结温，最后将预测结果与仿真结果进行对比，其误差均小于1%。研究对3D叠层芯片的结温预测工作以及热设计、热管理工作提供思路和参考。

关键词

3D叠层芯片 / 热阻矩阵 / 有限元仿真 / 结温预测

Abstract

收起

To address overheating risks in 3D stacked packaged chips caused by increased power consumption，a thermal resistance matrix-based method was proposed for junction temperature prediction，thereby supporting thermal design and management. A DDR3stacked chip was selected as the case study. Instead of relying on traditional experimental measurements，simulation modeling was utilized to obtain thermal characteristic parameters. Through structural analysis of the 3D configuration，a simulation model was developed using Icepak software. A JESD51-2-compliant thermal test environment was designed to characterize the thermal resistance matrix. Junction temperatures of each chip layer under varying conditions were predicted，and the results demonstrate prediction errors of less than 1% compared to simulation results. This method enables efficient thermal characterization and provides valuable insights for thermal management of 3D stacked chips.

Key words

3D laminated chips / thermal resistance matrix / finite element simulation / junction temperature prediction

引用本文

高成, 杜维洋, 孙高宇, 黄姣英. 基于热阻矩阵的3D叠层芯片结温预测方法研究. 电子元件与材料, 2025 , 44 (10) : 1153 -1159 . DOI: 10.14106/j.cnki.1001-2028.2025.0019

Cheng GAO, Weiyang DU, Gaoyu SUN, Jiaoying HUANG. Junction temperature prediction method of 3D laminated chips based on thermal analysis[J]. Electronic Components and Materials, 2025 , 44 (10) : 1153 -1159 . DOI: 10.14106/j.cnki.1001-2028.2025.0019

正文

收起

随着电子信息技术的不断发展，电子器件的集成度也不断提高。在电子器件向着小型化、高集成化方向发展的同时，微电子封装技术也经过了多次的迭代演变，从最初的键合式传统封装，到目前先进的多维高度集成封装，封装技术已经成为实现电子产品小型化、多功能化、低功耗和高带宽的重要手段^[1-2]。以3D封装为代表的先进封装能够在较小的空间内集成更多的芯片。芯片集成度提高的同时也导致芯片内部的功耗增大，由此带来了芯片内部过热的问题，影响芯片的可靠性^[3-4]。

目前，在元器件领域，工程师常用热设计方法来解决叠层芯片过热失效的问题^[5-7]。在对叠层芯片进行相关的热设计工作时，工程师们需要得到芯片的热特性参数，并依据热特性参数对叠层芯片开展降额设计等热设计工作^[8-9]。热阻矩阵是叠层芯片设计的一个重要的热特性参数，可用于计算叠层芯片的结温。结温指的是芯片工作状态下的最高温度。目前已有多位学者利用热阻矩阵来预测多芯片组件结温。刘鸿瑾等^[10]以塑封SiP模块为研究对象，采用热阻矩阵研究了芯片间的相互热作用，结果表明热阻矩阵可用于封装内部芯片的结温预测。焦鸿浩等^[11]采用有限元仿真的方法，建立了一种自然对流环境下微系统的热阻矩阵模型，该模型可适用于不同总功率条件、各芯片不同功率条件下的芯片结温预测。汪张超等^[12]基于电学方法确定了调宽功放的多个功率管的热阻矩阵，基于热阻矩阵分析了不同条件下的芯片结温。

现有的结温预测研究主要针对单芯片组件，或者是在平面排布的多芯片组件。但是3D叠层芯片与之相比有着不同的空间结构，在狭小空间内堆叠多个芯片，将会使芯片发热的影响更为显著^[13-15]。在3D叠层芯片的设计阶段，对结温的预估与控制将直接影响芯片的最终性能与可靠性。为了解决在设计初期获取3D叠层芯片结温数据的问题，本文针对某型3D叠层芯片进行了研究，提出了一种基于热阻矩阵的3D叠层芯片结温预测方法。选择某型DDR3叠层芯片作为研究对象，分析了该叠层芯片的材料、结构等特性，基于Icepak软件建立了叠层芯片的仿真模型，通过仿真研究拟合叠层芯片的热阻矩阵，从而建立了考虑热量耦合效应的叠层芯片结温预测模型。该方法对预测叠层芯片结温有重要意义。

1　基于热阻矩阵的叠层芯片结温计算方法

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在包含多个热源的3D叠层芯片中，各热源单独发热时都会对其他部件产生热量耦合作用。封装中任意位置的温度变化等于所有热源单独作用下对其产生的温度变化的线性叠加^[16-17]。热量的线性叠加原理是热阻矩阵理论的基础。通过金属棒阐述线性叠加原理的应用，如图1。

考虑一根金属棒，在其1，2两个位置均设置了热源用于加热。除了这两个热源所在的端点外，金属棒的其余部分均被假定为理想的绝热材料，即不与外界发生热交换。

T₀表示周围环境温度，同时也是金属棒的初始温度。当单独开启位置1处的热源后，位置1处的温度为T₁₁，温升为T₁₁-T₀，位置2处的温度为T₂₁，温升为T₂₁-T₀。如图1（a）所示。当单独开启位置2处的热源后，位置1处的温度为T₂₁，温升为T₂₁-T₀，位置2处的温度为T₂₂，温升为T₂₂-T₀。如图1（b）所示。若同时开启位置1和位置2处的热源，此时位置1处的温度为T₁，温升为T₁-T₀。位置2处的温度为T₂，温升为T₂-T₀。如图1（c）所示。可以发现各温度之间存在以下规律：

即同时开启位置1和位置2处的热源后，位置1处的温升等于单独开启位置1和位置2处热源所产生温升之和。位置2处也同样如此。

引入热阻的概念，热阻R_ij的计算公式为：

式中：T_ij表示单独第j个热源加热时第i个热源处的温度；P_j表示第j个热源所施加的功率。

将式（1）和式（2）用热阻矩阵的形式表示为：

式中：热阻矩阵描述了两热源自身发热和相互耦合加热的特性。

3D叠层芯片的主要散热方式为热传导，可以将3D叠层芯片中各层芯片的传热方式与金属棒传热类比。3D叠层芯片中的任意一个裸芯片在工作时都会产生发热功率，不仅使自身的温度提高，还会影响其他层芯片的温度。因此在对某层芯片的热阻进行计算时，不能忽略其他层芯片作为热源发热对其产生的影响。

热阻矩阵考虑到了不同热源发热所产生的热量耦合效应，可以用来描述3D叠层芯片的散热特性。其中n层叠层芯片用n阶热阻矩阵来描述：

式中：R_ii表示第i层芯片的自热阻；R_ij表示第j层芯片对第i层芯片的耦合热阻；T_i为第i层裸芯片的结温；P_i为第i层裸芯片的功率；T_A为环境温度。

以五层叠层芯片为例，用5阶热阻矩阵来描述其整体的散热特性。

每一层芯片的热特性由其自热阻与耦合热阻共同描述。

根据热阻矩阵可以求解得到n层叠层芯片中第i层芯片的结温，表达式为：

如求解五层叠层芯片中第1层芯片的结温T₁，将式（7）中的i取值为1，可得：

其余芯片的结温可按相同方法求得。

根据式（7）可知，若需预测第i层芯片的结温数据，首先要得知R_ik、P_k和T_A的值。P_k为每层芯片上施加的功率，T_A为环境温度，均为已知量。最后需要得到的参数为第i层芯片的热阻R_ik。

当只有第k层芯片工作时，第k层芯片的功率为P_k，其余芯片的发热功率为0。此时第i层芯片的结温可以由下式表示：

于是可以下式求得R_ik :

式中：T_i代表仅有第k层芯片进行工作时第i层芯片的结温；P_k为第k层芯片的工作功率。

通过公式（10）来计算3D叠层芯片热阻矩阵中的热阻参数，但需要使用仿真计算得到T_i。具体步骤如下：首先建立叠层芯片仿真模型以及搭建仿真热测试环境，接着划分网格，设置仿真参数进行仿真，记录各芯片仿真结温数据后拟合DDR3叠层芯片的热阻矩阵，利用热阻矩阵对叠层芯片的结温进行预测。

2　DDR3叠层芯片热特性参数仿真

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2.1　DDR3叠层芯片结构分析

该型DDR3叠层芯片的封装形式为PBGA896，即塑封焊球阵列封装。其焊球直径为0.25mm，焊球中心距为0.4mm，共包含28×32个焊球，封装外壳的尺寸为14mm×12.5mm×1.87mm。DDR3叠层芯片的结构包括五层DDR3芯片、PBGA896基板、塑封料、键合金丝以及焊球等。

对叠层芯片进行强酸腐蚀开封去除其塑封外壳，再使用金相显微镜观察单层芯片内部结构，芯片结构如图2所示。对叠层芯片的侧面进行打磨，在金相显微镜下观察到的图像如图3所示。从下向上的结构依次为：焊球、基板、芯片。结合手册所给数据，每层芯片结构分为三部分，从下向上依次为：单晶硅、环氧树脂、铜线。

2.2　DDR3叠层芯片建模

DDR3叠层芯片是由多个部分构成，主要包括塑封料、焊球、键合引线、DDR3芯片、绝缘胶以及基板。其中每层芯片主体为单晶硅，硅片上面覆盖一层环氧树脂，环氧树脂上面是一层铜线。铜线仅在芯片与基板相连接的一侧分布。基板结构的主要材料为FR4，基板内部同时还存在着六层铜。

DDR3叠层芯片的塑封料成分为环氧树脂。在叠层芯片的封装中，芯片结构之外的位置被塑封料填充，塑封料的形状是完全不规则的。为了确保准确地建立叠层芯片仿真模型，叠层芯片模型的尺寸、相对位置以及材料特性等参数都参考2.1节分析所得到的结构信息以及所观察的结果来确定。

使用Icepak软件对叠层芯片建模与仿真。在Icepak中设置“Source”当作热源来模拟芯片工作发热。在每层芯片的中间位置放置热源后，便可以通过设置每个热源的参数来模拟每层芯片在不同功率下工作的发热情况。

由于塑封料结构是不规则的，无法用常规的几何方法来建立其模型，因此采用设置优先级的方法建立塑封料的仿真模型。在Icepak软件中，如果两个具有不同属性的实体在同一空间重叠时，该重叠部分的属性将和优先级更高的实体保持一致。因此将叠层芯片内部结构的“Block”的优先级设置为更高，塑封料的优先级设置为更低，这样所建立的模型内部确保了芯片的结构以及属性，其余部位则保持塑封料的属性，现实现了对塑封建模的同时也保证了与芯片实物相符合。

完成以上步骤后，建立了DDR3叠层芯片仿真模型，如图4所示。

2.3　仿真用热测试环境建模

参考JESD51-2标准，测量了自然对流条件下DDR3叠层芯片的热阻。标准中规定，热测试环境的外壳是一个尺寸为305mm×305mm×305mm的箱子，所有接缝都应彻底密封，以确保没有气流通过外壳。箱体的材料为低电导率材料，箱子被放置在由低电导率材料构成的桌子或架子上。

在Icepak软件中参考JESD51-2所规定的标准建立了自然对流条件下的热测试环境。DDR3叠层芯片模型被放置在测试板的中央，热测试环境搭建完成后模型整体如图5所示。

在完成芯片建模和自然对流条件下的仿真热测试环境搭建之后，对模型整体进行了网格划分，选取Icepak软件中适用性强的Mesher-HD类型网格。网格划分完成后检查了网格质量，进行了求解设置，最后求解得到了仿真结果，即设定功率条件下各层芯片的结温数据。

通过查阅器件手册可知，由于该DDR3叠层芯片的总工作功率为4.869W，发热功率仅占总功率的一部分，仿真时设定的每个芯片的功率条件以此为参考。结合公式（10），仿真时设置每个芯片分别单独发热，记录五层芯片的结温数据，详见表1～3。为后续热阻矩阵的验证做准备，再对五层芯片同时施加不同功率，记录其结温数据，详见表4。其中条件一为各层芯片同时施加0.5W功率，条件二为各层芯片同时施加0.5～0.9W不同功率，条件三为各层芯片同时施加0.9W功率。

3　热阻矩阵拟合与结温预测验证

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3.1　热阻矩阵拟合

通过仿真可以得到不同功率条件下各层芯片的结温数据。根据表1～3中得到的结温数据并结合式（10）可以得出芯片的自热阻以及耦合热阻。计算拟合得到的DDR3叠层芯片热阻矩阵如下。

3.2　结温预测与验证

利用拟合得到的热阻矩阵[R]来预测不同功率条件下各层芯片的结温，将预测结果与仿真结果进行对比验证。

选取表4中的三种功率条件，利用热阻矩阵计算三种条件下各层芯片的结温。

（1）　条件一：各层芯片同时施加0.5W功率

各层芯片同时施加0.5W功率的结温预测具体计算过程如下，环境温度取室温25 ℃:

（2）　条件二：各层芯片施加0.5～0.9W不同功率

各层芯片同时施加0.5W～0.9W不同功率的结温预测结果如下。

（3）　条件三：各层芯片同时施加0.9W功率

各层芯片同时施加0.9W功率的结温预测计算结果如下。

将以上计算结果同表4中仿真得到的结果进行对比，定义误差为：（仿真结果-计算结果）/仿真结果，各条件下结果对比见表5。

由表5可以发现，在利用拟合得到的热阻矩阵进行DDR3叠层芯片的结温预测时，计算得到的预测结果与仿真结果之间的误差都在1%以内，验证了热阻矩阵方法的正确性。结果说明使用热阻矩阵来预测叠层芯片的结温是合理的，较小的误差同时也说明了本文方法可用来预测3D叠层芯片的结温。

4　结论

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本文基于热阻矩阵对某型DDR3叠层芯片的结温预测方法进行了研究。首先基于热阻矩阵理论得到了DDR3叠层芯片的结温计算方法，接着在研究DDR3叠层芯片结构的基础上，通过Icepak热分析软件建立了DDR3叠层芯片的仿真模型，基于JESD51-2标准搭建热测试环境，最后根据仿真数据拟合DDR3叠层芯片的热阻矩阵。依据得到的热阻矩阵对各层芯片结温进行了预测，将预测结果与仿真结果进行了对比，三种条件下的预测结果与仿真结果的误差都在1%以内。

本文提出的基于热分析的3D叠层芯片结温预测方法为热设计人员预测3D封装芯片的结温数据提供了新的思路与参考。仿真得到的结果具有重要的参考价值，但由于仿真条件难以涵盖实际生产中器件所有环境工况，因此需要更多的实测数据来对仿真进行验证。

参考文献

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文献

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排序方式：

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2025年第44卷第10期

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163

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doi: 10.14106/j.cnki.1001-2028.2025.0019

接收时间：2025-01-11
首发时间：2026-04-16
出版时间：2025-10-05

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收稿日期：2025-01-11

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北京航空航天大学可靠性与系统工程学院，北京 100191

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通信作者：高成，教授，博士，主要从事大规模集成电路可靠性的研究。E-mail: gaocheng@163.com

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2种不同金属材料的力学参数

科 Family	属数 Number of genus	种数 Number of species	占总种数比例 Percentage of total species (%)	属 Genus	种数 Number of species	占总种数比例 Percentage of total species (%)
鹅膏菌科Amanitaceae	2	11	5.26	鹅膏菌属 Amanita	10	4.78
小菇科 Mycenaceae	2	12	5.74	丝盖伞属 Inocybe	5	2.39
多孔菌科 Polyporaceae	8	14	6.70	蜡蘑属 Laccaria	5	2.39
红菇科 Russulaceae	3	23	11.00	小皮伞属 Marasmius	6	2.87
				小菇属 Mycena	11	5.26
				光柄菇属 Pluteus	5	2.39
				红菇属 Russula	17	8.13
				栓菌属 Trametes	5	2.39

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TxT

单独发热芯片	温度仿真结果（℃）
die1	39.74	38.29	37.97	37.77	37.62
die2	38.30	40.89	39.44	39.11	38.93
die3	37.97	39.44	42.04	40.59	40.27
die4	37.78	39.11	40.59	43.19	41.79
die5	37.63	38.92	40.27	41.79	44.53

单独发热芯片

温度仿真结果（℃）

die1

die2

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39.44

39.11

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40.59

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39.11

40.59

43.19

41.79

die5

37.63

38.92

40.27

41.79

44.53

单独发热芯片	结温仿真结果（℃）
die1	44.65	42.71	42.29	42.03	41.83
die2	42.73	46.18	44.25	43.81	43.56
die3	42.30	44.25	47.72	45.78	45.36
die4	42.04	43.81	45.78	49.25	47.38
die5	41.84	43.56	45.37	47.38	51.04

单独发热芯片

结温仿真结果（℃）

die1

die2

die3

die4

die5

die1

44.65

42.71

42.29

42.03

41.83

die2

42.73

46.18

44.25

43.81

43.56

die3

42.30

44.25

47.72

45.78

45.36

die4

42.04

43.81

45.78

49.25

47.38

die5

41.84

43.56

45.37

47.38

51.04

单独发热芯片	结温仿真结果（℃）
die1	49.57	47.15	46.61	46.29	46.04
die2	47.17	51.48	49.06	48.51	48.21
die3	46.62	49.06	53.40	50.98	50.45
die4	46.31	48.52	50.98	55.32	52.97
die5	46.05	48.20	50.46	52.97	57.55

单独发热芯片

结温仿真结果（℃）

die1

die2

die3

die4

die5

die1

49.57

47.15

46.61

46.29

46.04

die2

47.17

51.48

49.06

48.51

48.21

die3

46.62

49.06

53.40

50.98

50.45

die4

46.31

48.52

50.98

55.32

52.97

die5

46.05

48.20

50.46

52.97

57.55

芯片编号	结温仿真结果（℃）
条件一	80.28	84.62	87.67	89.44	90.05
条件二	101.61	108.39	113.69	117.22	118.84
条件三	124.51	132.32	137.80	140.99	142.09

芯片编号

结温仿真结果（℃）

die1

die2

die3

die4

die5

条件一

80.28

84.62

87.67

89.44

90.05

条件二

101.61

108.39

113.69

117.22

118.84

条件三

124.51

132.32

137.80

140.99

142.09

芯片编号	die1	die2	die3	die4	die5
条件一	0.56	0.53	0.51	0.49	0.52
条件二	0.63	0.59	0.55	0.51	0.55
条件三	0.66	0.61	0.58	0.55	0.60

芯片编号

die1

die2

die3

die4

die5

条件一

0.56

0.53

0.51

0.49

0.52

条件二

0.63

0.59

0.55

0.51

0.55

条件三

0.66

0.61

0.58

0.55

0.60