电子元件与材料

文献	制程	测试电压（V）	传输延迟（ns）	dV/dt模块
[14]	1 μm GaN-on-Si	50	10.60	有
[11]	0.18 μm BCD	35	0.72	有
[15]	0.18 μm BCD	20	上升，2.09	无
下降，4.05
本文	0.25 μm BCD	20	1.85	有

文献	制程	测试电压（V）	传输延迟（ns）	dV/dt模块
[14]	1 μm GaN-on-Si	50	10.60	有
[11]	0.18 μm BCD	35	0.72	有
[15]	0.18 μm BCD	20	上升，2.09	无
下降，4.05
本文	0.25 μm BCD	20	1.85	有

一种用于无刷直流电机的栅极驱动器

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冉祥涛 , 于慧 , 唐宁 , 施博文 , 王梦涵

电子元件与材料 | 研究与试制 2025,44(10): 1185-1192

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电子元件与材料 | 研究与试制 2025, 44(10): 1185-1192

一种用于无刷直流电机的栅极驱动器

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冉祥涛, 于慧, 唐宁, 施博文, 王梦涵

作者信息

沈阳工业大学信息科学与工程学院，辽宁沈阳 110870

通讯作者:

通信作者：于慧，副教授，博士，主要从事纳电子材料与器件模拟与设计的研究。E-mail: wuliyuhui@126.com

A gate driver for brushless direct current motors

Xiangtao RAN, Hui YU, Ning TANG, Bowen SHI, Menghan WANG

Affiliations

School of Information Science and Engineering, Shenyang University of Technology, Shenyang 110870, China

出版时间: 2025-10-05 doi: 10.14106/j.cnki.1001-2028.2025.1469

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摘要

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针对应用于无刷直流电机的栅极驱动器的上电干扰脉冲和dV/dt噪声等可靠性问题，设计了一款具备高可靠性、低功耗及抗dV/dt噪声能力的栅极驱动器。设计中，采用了高侧PMOS架构，并通过将栅极电压回馈至两组锁存器，确保了充足的死区时间。加入偏斜设计的SR锁存器，与前置逻辑组合过滤dV/dt噪声。在电平迁移电路中使用电流控制和电容耦合两种结构，实现了高侧到低侧的电压回馈的同时自适应调节输入脉宽；通过引入上电检测模块解决了在电源初始上电时产生的干扰脉冲，增强了鲁棒性，也降低了功耗。所设计的栅极驱动器基于0.25 μm工艺，供电电压为30～60V。在25 ℃典型工艺角下，通过多级缓冲器与驱动管的连接，确保了在驱动电流达到1A时，死区时间得到充分控制，从而实现最小死区时间，大约为12ns。

关键词

栅极驱动器 / 电平移位电路 / dV/dt噪声 / 上电检测

Abstract

收起

Addressing the issues of power-on interference pulses and dV/dt noise in gate drivers for brushless direct current motors，a high-reliability，low-power gate driver with a certain degree of dV/dt noise immunity was designed. The implemented circuit employs a high-side PMOS architecture，ensuring sufficient dead-time by feeding back the gate voltage to two sets of latches. An SR latch incorporating intentional skew design was implemented and combined with the preceding logic stage to suppress dV/dt-induced noise. In the level-shifting circuit，both current mirror and capacitive coupling structures were used to achieve voltage feedback from the high side to the low side while adaptively adjusting the input narrow pulse width. The addition of a power-on detection module resolves interference pulses generated during initial power-on，enhancing robustness and reducing power consumption. The proposed gate driver was fabricated in a 0.25 μm process and operates with a supply voltage range of 30V to 60V. At 25 ℃ in the typical process corner，aminimized dead time of approximately 12ns is achieved while driving a 1A current-capable power stage with a multi-stage buffer，ensuring dead-time sufficiency is maintained.

Key words

gate driver / level shifting circuit / dV/dt noise / power-on testing

引用本文

冉祥涛, 于慧, 唐宁, 施博文, 王梦涵. 一种用于无刷直流电机的栅极驱动器. 电子元件与材料, 2025 , 44 (10) : 1185 -1192 . DOI: 10.14106/j.cnki.1001-2028.2025.1469

Xiangtao RAN, Hui YU, Ning TANG, Bowen SHI, Menghan WANG. A gate driver for brushless direct current motors[J]. Electronic Components and Materials, 2025 , 44 (10) : 1185 -1192 . DOI: 10.14106/j.cnki.1001-2028.2025.1469

正文

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无刷直流电机（Brushless Direct Current Motor，BLDC）因其高效率、高功率因数、高控制精度和低维护成本，受到了广泛的研究关注，在空气压缩机、飞轮和高速钻削主轴等设备中得到了较多应用^[1-3]。在电机系统中，驱动器可作为控制系统与电机之间的桥梁，通过调节电机电流、电压等参数，来实现电机的启动、制动、调速和保护等功能。对于BLDC电机，其驱动器通常由六开关逆变器构成，如图1所示^[4-5]。驱动电路中通常使用MOSFET、IGBT、GaN FET等作为开关管。为实现大电流驱动能力，开关管的尺寸不可避免地增大，进而加剧了栅电容的增大，缺少栅极驱动器将严重增加延迟时间。栅极驱动器为功率管提供了合适的驱动电压，能够有效降低开关时间，在电机系统中起着至关重要的作用。

一方面，在栅极驱动器中，PMOS和NMOS均可作为高侧开关管，由于电子的迁移率要比空穴的高，在相同尺寸下NMOS具有更高的跨导。因此，NMOS因其优势得到广泛应用。相较于PMOS方案，NMOS方案无需额外电源设计，且面积消耗更低。但由于总输出端直接作为高侧地，与高侧电路的浮阱相连，因此浮阱中的所有电路都会受到输出端dV/dt的干扰^[6]，且总输出端产生的高dV/dt会直接耦合到电源。除此之外，输出端的变化在影响自举电源时，还可能会引发逻辑错误，进而造成晶体管损坏，使其无法正常工作。

另一方面，在BLDC电机实际应用中，受电机中电感的影响，在电机换向时可能产生电流经驱动管体二极管流入电源^[7]。如图1所示，在U_a接电源V_CC，U_b接地转变为U_c接地时，由于电感的续流效应，电流会从U_b对应的高侧体二极管流入V_CC，从而在V_CC电源端引发一个dV/dt噪声。在高侧采用NMOS的架构中，电感续流也会使输出节点产生dV/dt噪声。而对于高侧采用PMOS的架构，此噪声的影响大小主要取决于电源的抗干扰能力，噪声对电路整体影响相对较小。

目前针对自举电路产生的dV/dt噪声已有许多处理方案：Yuan等^[8]通过镜像电路产生与dV/dt噪声相反的变化电流，叠加在电阻上从而抵消其影响，但在V_SH低电平时电流I_S一直存在，增加了功耗，且上拉部分使用电阻，增加了节点充电延迟；Zhu等^[9]利用差分两端电路会产生相同dV/dt噪声，经过特定的逻辑处理模块稳定输出，但窄脉冲直接入高压管的栅极会使延迟增大；Yuan等^[10]还尝试在高侧通路中逻辑端口与电源之间加入二极管接法的低压管，使其体二极管能够钳制两端电压不超过最大值，对噪声有抑制作用，但有一定局限性；Zhou等^[11]分析了两种方向dV/dt噪声产生的逻辑来控制辅助电流抵消噪声影响；但由于高侧电路中的NMOS需要隔离，在相同的电流驱动能力下，隔离型器件的面积比普通低压型器件大很多，综合考虑后，高侧应尽量减少隔离型NMOS的使用。

实际上，目前无刷直流电机能达到的最高转速约为100000r/min。对于经典的六步换向法^[12-13]，所需最高控制频率约10kHz。因此，在BLDC的驱动应用中，传输延迟不需要控制到很低的极限，使得对可靠性有更高的要求。

本文设计了一种用于BLDC电机的高可靠性的栅极驱动器，其高侧采用PMOS，利用两组锁存器确保两侧功率管栅极信号之间的死区时间，从而提高电路的安全性。在高侧设计了具有一定偏斜的SR锁存器，从根本上避免了dV/dt噪声造成的逻辑错误。为保证栅极驱动器的电压回馈功能以及电路整体功耗在可接受范围内，本文还设计了一种电平迁移电路，内含电流控制和电容耦合两种结构，电流控制结构用于低转高电平迁移电路中，通过窄脉冲的大电流快速改变逻辑状态，低延迟的同时还保持较低的功耗；而电容耦合则用于高转低电平迁移电路中，在电平迁移完成后一部分反馈回到窄脉冲当中，由此产生自适应的脉冲宽度，另一部分反馈至锁存器，控制死区时间，进一步提高了电路的稳定性。

1　传统栅极驱动器（高侧PMOS）

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1.1　整体架构

传统的高侧PMOS栅极驱动器采用的架构如图2所示，高侧电路主要包含电平迁移电路和缓冲器。电平迁移电路可以将低压控制信号从低压域转到高压域，其传输延迟、功耗、输出驱动电流等参数在整体性能中占主导作用，是栅极驱动器的核心电路。缓冲器旨在减少传输延迟，增强驱动能力，并缩短上升和下降时间，从而有助于增大高侧功率管栅极电压的摆幅。在缓冲器末级配置的大电容能有效减弱由输出端引发的栅极dV/dt噪声。在此情况下，输出端的dV/dt噪声借助米勒电容耦合至栅极，以底部NMOS驱动管作为实例，其简化电路如图3所示。

由输出V_OUT产生的dV/dt作用于V_GN的大小如式（1）所示：

式中：C_GD为米勒电容；C_BUF为驱动等效输出电容；C_G为NMOS栅极等效寄生电容；V_GN和V_OUT分别为NMOS栅极电压和输出端电压。因此，栅极配置的大电容虽能有效减轻输出端电压波动的影响，但相应地会增加电路面积。

高侧电路的逻辑低电平H_SS在电源上电后稳定输出，电路正常工作时高侧电源两端稳定，不存在由电源两端跳变延迟引起的高于V_DD的电压差。

死区控制模块负责产生不交叠信号，并将其传输至高侧和低侧电路。在标准状态下，栅极信号V_GP和V_GN如图4所示，当信号处于死区时间时，驱动管均处于截止状态。然而，由于路径延迟无法保证完全一致，这可能导致信号产生交叠现象，如图4高亮区域所示。此时两个驱动管均导通，电源短路，为此文献[14]中提到在低侧电路中引入延迟匹配模块，使高、低两侧电路在一定条件下延迟尽量相等，电路更加稳定。

然而，在考虑到温度变化、电源波动以及器件老化等因素时，两路径的延迟将无法保证匹配，这可能导致信号交叠的发生。通常为了兼顾各种非理想条件，只能采用适配所有环境的最大延迟，这也造成了不必要的面积浪费。因此，通过传统延迟匹配的方法仍无法保证可靠性。

1.2　传统基于窄脉冲恢复的电平迁移电路

传统基于窄脉冲恢复的电平迁移电路如图5所示，通过采集输入信号V_H的边沿分别生成两路高电平脉冲，使高压管M1、M2分别导通。底部电流源在保证脉冲信号作用期间将对应节点有效拉低的前提下，降低转换期间的功耗。同时M5、M6形成交叉耦合结构，能够加速信号转换。M3和M4以二极管接法分别为节点A和B供给恢复电流，确保M1或M2拉低节点电压后能够迅速恢复。A、B节点的窄脉冲信号经SR锁存器恢复最终输出到驱动管。若窄脉冲发生器脉宽较小，且电路受PVT影响导致寄生电容增大，则可能形成低通滤波效应，将脉冲信号滤除，导致电路失效或输出错误逻辑，进而引发短路问题。相反，若窄脉冲发生器脉宽过大，则会增加功耗，造成不必要的能量损耗。除此之外，节点A或B若因电源抖动而产生同高或同低电平，将使高侧栅极信号逻辑错误，造成短路。

2　栅极驱动器的电路实现

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2.1　整体架构

本文设计一种高侧PMOS栅极驱动器架构，如图6所示。该驱动器由输入级、SR锁存器、缓冲器、延迟匹配模块和电平迁移电路组成。输入级电路运用了施密特整形技术，能将混杂噪声且变化平缓的输入信号转化为短上升/下降时间的高质量信号，进而增大噪声容限。两种SR锁存器负责产生非重叠信号，由电平迁移电路反馈至功率管栅极电压，确保了在低侧导通前高侧已关断，高侧导通前低侧亦已关断，以此保障充足的死区时间，防止功率管发生短路。具体实现过程如图7所示。

假设电路中经过同一路径传输延迟相等，定义在电平迁移电路中从信号输入到高侧电平回馈至低电平的传输延迟为t_LHL。当输入信号上升沿到来时，或非门I输出低电平。因此，V_GN经过约t_nor+t_L的延时后被拉至低电平。然后反馈到与非门I输出高电平，此时，由于A处于高电位状态，与非门I会输出低电平信号。该信号经过电平迁移电路和缓冲器处理后，依然保持低电平状态，从V_GN的下降沿至V_GP的下降沿，整个过程的延迟时间大约为2t_nand+t_H。同理，当输入信号出现下降沿时，V_GP经过t_nand+t_H的延迟后输出高电平信号，该信号再经过2t_nor+t_L+t_LHL-t_H的延迟，最终使得低侧栅极信号输出高电平。只要确保这一延迟值大于零，就能保证驱动管栅极信号之间严格不发生交叠。调节延迟匹配模块使t_L≈t_H，则死区时间会有2t_nor+t_LHL的裕量，以应对非理想情况下延迟变化。此外，应用于无刷直流电机时，输出信号占空比需尽可能与输入信号占空比相等。

为了分析占空比误差产生的原因，驱动管栅端信号至V_out的延迟忽略不计，假设V_GP信号向逻辑低电平跳变时，驱动电路输出电压立刻跳转至电源电压；同样，当V_GN信号向逻辑高电平跳变时，驱动电路输出电压立刻跳转至地，此时从输入V_IN信号到驱动输出的上升延迟为2t_and+t_nor+t_H+t_L，下降延迟为t_and+2t_nor+t_L+t_LHL。显然，输入信号与输出信号占空比的差异源于上升延迟与下降延迟之间的差异，两者关系如式（2）所示：

可得实际脉宽会相对较小，差值Δt为：

因此，为了减小占空比误差，需要增大t_LHL，使其近似等于t_H，这可以通过在V_FB端接入缓冲器来有效实现。

若要求信号严格不交叠，更可靠的方法是将电平迁移电路中的电容耦合结构移出，接到V_GP端，但由于该结点寄生电容较大，需要更大的电容才能使其下极板输出摆幅满足要求。此时V_GP上升沿经2t_nor+t_L使V_GN输出高电平，不需要考虑高低侧电路的延迟匹配问题，提高了整体电路的可靠性。

2.2　电平迁移电路

电平迁移电路模块分为主体电路和控制电路两部分。主体电路用于将低压信号转为高压信号，并在高压信号有效时立刻经电容耦合回馈至控制电路，如图8所示。电平迁移电路模块主体电路由以下几部分组成：稳压电路、电容耦合电平迁移模块、高侧电平恢复电路以及由HV-NMOS差分对、二极管接法和交叉耦合结构的PMOS组成的电平转换核心。

电平转换的核心是运用电流驱动机制，依据输入信号边缘的变化，分别激发两个窄脉冲高电平信号。以其中的一侧为例，窄脉冲信号输出到M1的栅极，从而提供一定的电流，快速将高压管M5源极电位拉低。相比信号直接加在高压管的栅极^[6]，降低了传输延迟。M5的源极与M3相连，确保了在窄脉冲信号结束后L1端电位下降，随后源极电位回升，从而关闭M5。M7和M8形成交叉耦合结构，用于提高转换速率并防止其两端逻辑错误。通过窄脉冲信号能够快速产生一个较大电流经过M5，由此可以迅速降低其漏极电位，使M8导通，并拉高M6漏极电位。鉴于窄脉冲信号激发的电流远超过二极管接法PMOS所能提供的，因此，在交叉耦合结构中采用PMOS实现显得尤为合理。M9和MA用于当窄脉冲信号到来时提供一个电流，以防A或B节点被拉至过低电位。

A、B节点电压大小主要取决于下拉电流，电平迁移主体电路由M1、M5和M9组成。当P1端接收到脉冲信号时，M1进入饱和工作状态，其产生的电流导致M5的源极电位逐渐降低，直至M5也进入饱和状态，进而使得A点的电位下降。在P1电压稳定在V_DD时，电流取决于M1，可得A点电压如式（4）所示：

式中：V_A为A点电压；μ_n为电子迁移率；C_ox9为M9的栅氧化层电容；I_M1为流经M1管的电流大小；W和L分别为M9的宽和长。因此，可改变M1和M9尺寸来调节A点电位。但由于等式中根号的关系，调节效率不如通过直接改变M5尺寸的方式高。在电流保持恒定的条件下，沟道调制效应的作用使得M5的宽长比与A点电压V_A之间呈现出一种线性关系。

MB～ME能够一定程度上限制A、B节点电压，但考虑PVT影响，A点电压过低可能导致高侧MOS被击穿，因此可以调节M5尺寸使各种环境下的A节点最低电压高于H_SS，后级反相器可改用施密特触发器以避免不同环境下电压变化。

在电平转换完成并稳定后，输出给电容耦合电平迁移电路。该模块主要由一对电容、电源上电复位模块、施密特触发器和SR锁存器组成。电源上电稳定后，A、B节点电压被M9和MA拉至高电平，使电容上极板初始电压为高侧低电平（V_CC-V_DD）；同时，UP信号产生一个脉冲，将C、D节点复位至地。电容上极板的高电平脉冲会触发对应下极板产生低电平脉冲，该脉冲经施密特触发器处理后，输出至SR锁存器，完成信号恢复。鉴于隔离型器件体积较大，采用电容耦合方式相较于电流驱动，在高转低转换中能更有效地节省空间并减少功耗。

在电容耦合电平迁移电路中，当输出发生跳变时，电平从低状态转换至高状态的过程也随之完成。S1和S2作为控制信号接入生成电路（如图9所示），使电路检测到电平迁移完成后便迅速关断脉冲信号P1或P2，由此来实现脉宽的自适应调节。电容耦合电平迁移电路的输出V_FB也作为低侧电路的反馈，以实现鲁棒性较高的栅极驱动器。在电源V_CC高有效时，A、B两节点保持高电平，经过逻辑电路输入到I0，使其处于锁存状态。I0设计带有一定偏斜，可加强S端或非门的上拉能力和R端或非门的下拉能力，从而使输出Q端初始为高电平。在电源抖动或噪声导致A、B节点同步高低跳变时，电平恢复电路保持I0锁存，MB～ME通过体二极管确保A、B节点电压不超耐压值，能够有效抵御dV/dt噪声。

在V_DD上电时，窄脉冲生成电路产生高电平脉冲，导致M2误动作，引发高侧电路逻辑错误。在引入I3和I4且V_DD高有效时，POW_ON信号触发高电平脉冲，复位触发器并下拉C、D节点至低电平，经施密特触发器反向锁存I1，I1偏斜设计确保上电后S1高、S2低。在初始上电S、R两端均高时，若S1低S2高，则P1会被拉高，从而再次拉低S1。由于此时电源已稳定，S2会被拉高，恢复默认状态。在S1与S2不等时输出高电平，使I3触发，Q端输出高电平，而I4输出Q端初始值为0，由电源上电引起的脉冲会被I4所过滤。UP信号初始为高电平，使实际输出的窄脉冲信号为低电平，从而抵消了由于电源上电引起的错误脉冲，并保证初始状态电容下极板接地。为确保电路正常工作不受影响，当检测到A信号跳变时，I5随即触发，使得UP信号输出低电平。随后，STP信号被激活，以停止I3～I5的工作，进而降低动态功耗，使电路进入稳定工作状态。主要控制信号时序如图10所示。

3　仿真结果分析

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本研究采用0.25 μm BCD工艺，设计了一款适用于30～60V范围内的无刷直流电机控制电路。在仿真中，设定了20V的电压输入端V_CC和5V的低侧电路供电V_DD，以确保系统在不同工作条件下的稳定性和可靠性。控制信号结果如图11所示。PR1与PR2为原本脉冲输出信号，在V_DD上电后会产生错误脉冲，如图11椭圆圈中所示。经过控制信号生成电路中的逻辑处理得到信号P1与P2。在P1和P2信号中错误脉冲被滤除，同时脉宽也得到了调制，减少了每次转换损耗的能量。

仿真结果表明，在V_DD上电后，POW_ON会产生一个高电平脉冲为电路中部分节点提供初始条件，并使UP信号置高电平。在过滤掉初始错误脉冲后，检测到输入信号V_H跳变至高电平时，才使PR2正常传递至P2，同时将UP信号关断，这意味着电路进入了正常工作状态。

为了测试高侧逻辑电路的抗dV/dt干扰能力，在V_GN由高电平跳变为低电平时，模拟电机电感续流作用在电源H_SS端叠加一个5V的电压脉冲。同时，H_SS端经过直流5V电压连接到V_CC，得到图12所示波形。图12中S、R分别为高侧锁存器的两个信号输入端，A、B、S、R均为相对H_SS端的电压信号，因此图中高电平为5V，低电平为0。可见，由于H_SS端的干扰，使得A、B端逻辑出现了错误的低电平（图12圈内所示），但是经过逻辑处理后，S、R端不会受到影响，因此输出端也就不受干扰。

为进一步验证所设计的栅极驱动器功能，搭建了仿真电路如图13所示。图13中GD器件为所设计的栅极驱动器，输出端经过多级缓冲连接至驱动管。其中高侧缓冲器件尺寸比例为3∶25∶100；低侧缓冲器件尺寸比例为2∶5∶20。高侧驱动管配置了等效总宽为18mm、长度为3μm的PMOS器件，而低侧则选用了等效总宽2.3mm、长度0.6 μm的NMOS器件，该设计具备1A的驱动能力，并通过使用1nF的电容作为负载进行了仿真测试，最终得到的仿真波形如图14所示。

图14为输入信号V_in、输出信号V_OUT以及两驱动管栅极电压波形。仿真结果表明，输出信号的上升时间为17.84ns，下降时间为15.64ns；栅极电压上升期间的死区延迟为12.34ns，下降期间的死区时间为8.46ns。

整体电路版图如图15所示，总面积约为44592 μm²。图15中框选部分为高压管M5与M6，从中可看出，隔离型器件占据大部分面积。提取出寄生参数并导入网表后，进行后仿得到仿真波形，如图16所示。

根据仿真结果图16显示，输出信号的上升延迟为20.93ns，下降延迟为19.70ns；在栅极电压变化期间，上升死区延迟为13.88ns，下降死区延迟为11.13ns。可见在导入寄生参数后，虽然信号延迟不同程度地增大，但死区时间仍控制在理想范围内。本研究所设计的栅极驱动器在确保死区时间充足的同时，实现了最小的死区时间，从而保证了传输延迟不会过大。

表1为本研究与其他文献的电平移位电路的参数对比。相比之下，Zheng等^[14]设计的电路静态功耗较大，Zhou等^[11]使用了较多的隔离型器件，其占用面积较大，可能将造成较大的功耗。Deo等^[15]设计的电平迁移电路在传输延迟上还有一定的提升空间，且动态功耗较高。本文所设计的栅极驱动器带有上电检测，且平均功耗为20 μW左右，具有良好的可靠性。综上，本研究设计的栅极驱动器在驱动能力方面表现出色，以及在电平移位模块的传输延迟和功能特点上，相较于其他设计具有显著优势。

4　结论

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本研究提出了一种用于无刷直流电机的栅极驱动器，采用了高侧PMOS架构，通过保证死区时间来提高驱动电路的鲁棒性。同时，在电平移位电路中添加了电容耦合结构使电压回馈，在实现死区控制的同时为脉冲的自适应调节提供了基础。针对低侧电源上电时引起的错误脉冲，在电平移位电路中添加了辅助电路。其在过滤掉错误脉冲后停止工作，使电路进入正常工作状态。同时为避免dV/dt噪声影响电路整体的可靠性，在高侧电路中加入部分逻辑电路，并设计具有一定的偏斜的锁存器，能在一定程度上避免dV/dt噪声对高侧电路的影响。本文设计基于0.25 μm BCD工艺的栅极驱动器，采用多级缓冲器连接至具有1A电流驱动能力的驱动管，可在确保死区时间充足的同时，将其最小化至12ns。其上升/下降延迟仅为20ns左右，功耗表现优异。此外，还具备上电检测功能和抗dV/dt噪声特性，确保了高度的可靠性。通过搭配适当的外围电路，该产品能够轻松应用于无刷直流电机的驱动系统中。

参考文献

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文献

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参考文献引证文献

排序方式：

[1]

穆德森,唐博,陈倩,等. 无刷直流电机铁耗精细化计算[J]. 机电元件, 2024, 44(5): 51-53.

[2]

Yang

, Zhu

Z Q

, Shuang

, et al. Adaptive threshold correction strategy for sensorless high-speed brushless DC drives considering zero-crossing-point deviation[J]. IEEE Transactions on Industrial Electronics, 2020, 67(7): 5246-5257.

[3]

胡鸿志,耿妍婷,苏弘杰,等. 基于改进超螺旋滑模观测器的无刷直流电机无传感器控制[J]. 自动化应用, 2024, 65(18): 48-53.

[4]

梁卫凯,褚锦涛. 一种关于无刷直流电机的调速控制系统[J]. 信息技术与信息化, 2024(8): 119-122.

[5]

李振杰,柯敬禹,周滔,等. 基于GD32的无刷直流电机双路驱动器设计[J]. 电工技术, 2024(15): 21-26.

[6]

Liu

Z D

, Cong

, Lee

. Design of on-chip gate drivers with power-efficient high-speed level shifting and dynamic timing control for high-voltage synchronous switching power converters[J]. IEEE Journal of Solid-State Circuits, 2015, 50(6): 1463-1477.

[7]

尹勇生,朱守佳,杨悦,等. 一种高dV/dt噪声抑制的电平位移电路设计[J]. 微电子学, 2023, 53(2): 221-226.

[8]

Yuan

, Ying

, Ng

W T

, et al. A high-voltage DC-DC buck converter with dynamic level shifter for bootstrapped high-side gate driver and diode emulator[J]. IEEE Transactions on Power Electronics, 2020, 35(7): 7295-7304.

[9]

Zhu

, Mishra

, Karmakar

, et al. A 400 V gate driver with complementary slope sensing ZVS detector and high voltage level shifter for full-bridge phase-shifted converters[C]//2022 20th IEEE Interregional NEWCAS Conference (NEWCAS). NY, USA: IEEE, 2022: 193-197.

[10]

Yuan

, Xiao

L Q

, Wang

B Y

, et al. High-speed dynamic level shifter for high-side bootstrapped gate driver in high-voltage buck regulators[J]. IEEE Transactions on Circuits and Systems II: Express Briefs, 2021, 68(9): 3083-3087.

[11]

Zhou

Z K

, Zhuang

Z Q

, Peng

L C

. Design of a high voltage level shift with high dV/dt immunity and high speed[C]//2022 IEEE Asia Pacific Conference on Circuits and Systems (APCCAS). NY, USA:IEEE, 2022: 190-194.

[12]

Maghfiroh

, Adriyanto

, Seta Ekananda

, et al. Brushless direct current (BLDC) motor control system with isolated gate driver[C]//2021 International Conference on Electrical and Information Technology (IEIT). NY, USA: IEEE, 2021: 39-44.

[13]

向文乐,向青青,李圳,等. 新型三定子直流无刷电机的设计与特性分析[J]. 现代电子技术, 2024, 47(16): 76-84.

[14]

Zheng

Y F

, Li

B Y

, Dong

Q H

, et al. A 200 V half-bridge monolithic GaN power IC with high-speed level shifter and dV_S/dt noise immunity enhancement structure[J]. IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2024, 32(3): 542-551.

[15]

Deo

, Maity

, Patra

. A high voltage level shifter for automotive buck converter with a fast transient response[C]//2022 35th International Conference on VLSI Design and 2022 21st International Conference on Embedded Systems (VLSID). NY, USA: IEEE, 2022: 257-262.

2025年第44卷第10期

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doi: 10.14106/j.cnki.1001-2028.2025.1469

接收时间：2024-10-29
首发时间：2026-04-16
出版时间：2025-10-05

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收稿日期：2024-10-29

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沈阳工业大学信息科学与工程学院，辽宁沈阳 110870

通讯作者:

通信作者：于慧，副教授，博士，主要从事纳电子材料与器件模拟与设计的研究。E-mail: wuliyuhui@126.com

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2种不同金属材料的力学参数

科 Family	属数 Number of genus	种数 Number of species	占总种数比例 Percentage of total species (%)	属 Genus	种数 Number of species	占总种数比例 Percentage of total species (%)
鹅膏菌科Amanitaceae	2	11	5.26	鹅膏菌属 Amanita	10	4.78
小菇科 Mycenaceae	2	12	5.74	丝盖伞属 Inocybe	5	2.39
多孔菌科 Polyporaceae	8	14	6.70	蜡蘑属 Laccaria	5	2.39
红菇科 Russulaceae	3	23	11.00	小皮伞属 Marasmius	6	2.87
				小菇属 Mycena	11	5.26
				光柄菇属 Pluteus	5	2.39
				红菇属 Russula	17	8.13
				栓菌属 Trametes	5	2.39

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