电源学报

带逻辑校正的低功耗电平移位电路	传统电流镜电平移位结构
-40 ℃、1.20 V	27 °C、1.35 V	125 C、1.50 V	-40 ℃、1.20 V	27 °C、1.35 V	${125}\mathrm{C},{1.50}\mathrm{\;V}$
1000	1000	1000	677	783	880
1000	1000	1000	913	942	961
1000	1000	1000	782	865	940

带逻辑校正的低功耗电平移位电路	传统电流镜电平移位结构
-40 ℃、1.20 V	27 °C、1.35 V	125 C、1.50 V	-40 ℃、1.20 V	27 °C、1.35 V	${125}\mathrm{C},{1.50}\mathrm{\;V}$
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文献出处	工艺/μm	VDDH/V	输入电压/V	IVDDH/μA	上升延时/ns	下降延时/ns	版图面积$/{\mathrm{{\mu m}}}^{2}$
文献[16]	0.800	300.0	5.00	178	12700.0	4740.0	133653.00
文献[17]	0.350	3.0	0.40	0.02/10 kHz	-	-	1880.00
文献[18]	0.350	10.0	5.00	24.8	12.7	22.8
文献[19]	0.065	1.2	0.10	0.1248/1 MHz	7.5	7.5	7.45
文献[20]	0.180	1.8	0.33	0.000183	29.0	29.0	229.50
本文 1	0.500	5.0	1.50	11.0	2.3	1.8	2800.00
本文 2	0.500	5.0	1.20	9.8	6.0	5.1	2800.00

文献出处	工艺/μm	VDDH/V	输入电压/V	IVDDH/μA	上升延时/ns	下降延时/ns	版图面积$/{\mathrm{{\mu m}}}^{2}$
文献[16]	0.800	300.0	5.00	178	12700.0	4740.0	133653.00
文献[17]	0.350	3.0	0.40	0.02/10 kHz	-	-	1880.00
文献[18]	0.350	10.0	5.00	24.8	12.7	22.8
文献[19]	0.065	1.2	0.10	0.1248/1 MHz	7.5	7.5	7.45
文献[20]	0.180	1.8	0.33	0.000183	29.0	29.0	229.50
本文 1	0.500	5.0	1.50	11.0	2.3	1.8	2800.00
本文 2	0.500	5.0	1.20	9.8	6.0	5.1	2800.00

带逻辑校正的低延时低功耗高电平移位电路

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蒋志林 , 姜岩峰 , 于平平

电源学报 | 功率半导体器件 2024,22(6): 304-310

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电源学报 | 功率半导体器件 2024, 22(6): 304-310

带逻辑校正的低延时低功耗高电平移位电路

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蒋志林, 姜岩峰, 于平平

作者信息

江南大学电子工程系物联网技术应用教育部工程研究中心无锡 214122

蒋志林(1995-),男,中国电源学会学生会员,硕士研究生。研究方向:模拟集成电路及相关器件。E-mail: 1532576241@qq.com。

姜岩峰(1972-),男,通信作者,博士,教授。研究方向:射频集成电路。E-mail: jiangyf@jiangnan.edu.cn。

于平平(1987-),女,博士,副教授。研究方向:光电器件。E-mail: pingpingyu@jiangnan.edu.cn。

Low Delay and Low Power Consumption High-level Shift Circuit with Logic Correction

Zhilin JIANG, Yanfeng JIANG, Pingping YU

Affiliations

Engineering Research Center of IoT Technology Applications (Ministry of Education), Department of Electronic Engineering Jiangnan University Wuxi 214122 China

出版时间: 2024-11-30 doi: 10.13234/j.issn.2095-2805.2024.6.304

文章导航

摘要

收起

提出1种带有逻辑校正功能的新型低延时低功耗的低电平到高电平的移位电路。该电路采用低延时电平移位电路与低功耗电平移位电路并行工作,在逻辑校正无误后将1.0~1.5V的低电平转换为5V的高电平,可广泛应用于 GaN 驱动电路中。基于0.5 µm 的BCD工艺,将 1.5 V 的电源低压和5V的电源高压在5MHz频率下对该电路进行验证。结果表明,该电路虽版图面积有所增加,但上升和下降延时分别降低至2.3 ns 和1.8 ns,总功耗电流仅为11 µA。

关键词

高电平移位 / 逻辑校正 / 低功耗 / 低延时 / GaN 驱动

Abstract

收起

A novel low delay and low power consumption low-to-high level shift circuit with a logic correction function is proposed, which uses a low delay level shift circuit and a low power consumption level shift circuit to work in parallel. After the logic is corrected, the low level between 1 V and 1.5 V is converted to a high level of 5 V, so this circuit can be widely applied in GaN driver circuits. Based on the 0.5 µm BCD process, 1.5 V power supply low voltage and 5 V power supply high voltage, the circuit is verified at 5 MHz. Results show that although the layout area of this circuit increases as a whole, the rise and fall delays are reduced to 2.3 ns and 1.8 ns, respectively, with a total power consumption current of only 11 μΑ.

Key words

High-level shift / logic correction / low power consumption / low delay / GaN driver

引用本文

蒋志林, 姜岩峰, 于平平. 带逻辑校正的低延时低功耗高电平移位电路. 电源学报, 2024 , 22 (6) : 304 -310 . DOI: 10.13234/j.issn.2095-2805.2024.6.304

Zhilin JIANG, Yanfeng JIANG, Pingping YU. Low Delay and Low Power Consumption High-level Shift Circuit with Logic Correction[J]. Journal of Power Supply, 2024 , 22 (6) : 304 -310 . DOI: 10.13234/j.issn.2095-2805.2024.6.304

正文

收起

高电平移位电路将低电平信号变为高电平信号, 实现低压信号对高压电路的控制。近年来, 新型功率器件氮化镓(GaN)快速发展,其工作频率可达兆赫兹,有开关损耗小、导通电流大等优点, 被广泛应用于大功率汽车充电和便携式快冲设备^[1-3]。由于$\mathrm{{GaN}}$ 的栅极无1层${\mathrm{{SiO}}}_{2}$ 隔离,驱动电压大都比功率 MOS 开关管低,一般采用$5\mathrm{\;V}$ 作为导通驱动电压(除松下公司生产的电流源驱动型$\mathrm{{GaN}}$ 的栅源电压可达${15}\mathrm{\;V}$ )。通常$\mathrm{{GaN}}$ (如$\mathrm{{GaN}}$ System 公司的${180}\mathrm{\;V}$ 和${650}\mathrm{\;V}$ 系列)的阈值电压低于${1.5}\mathrm{\;V}$,设计时关断电压为$0\mathrm{\;V}$。常用高频开关电源控制芯片(如德州仪器的 LM5155)输出脉冲宽度调制 PWM(pulse width modulatio)的幅值约为${1.5}\mathrm{\;V}$, 因此需要 1 种高速低功耗电平移位电路将${1.5}\mathrm{\;V}$ 的低电平信号转换成幅值为$5\mathrm{\;V}$ 的高压 PWM 驱动信号(如德州仪器的 UCC27611 和 LMG1205)。

在传统高电平移位电路中, 高响应速度与低功耗 2 个特性相矛盾, 且高频下电路稳定性也不够好, 难以发挥出新型功率器件高频下导通电阻小和开关延时低的优点。文献[4]利用自举栅极驱动来最小化电压摆幅, 同时用电容器维持电压差, 这会使电压翻转速度变慢；文献[5]利用对 MOS 管和开关的改进大大降低了延时, 在去除高压电容器的同时减小了版图面积, 但功耗大大增加; 文献[6]利用动态时序控制电流镜的开断, 减小了电路静态功耗, 但工作频率不到$1\mathrm{{MHz}}$,延时也较大。

综上所述, 本文将低延时电平移位电路和低功耗电平移位电路相结合, 辅以其他优化, 提出 1 种高频时高度稳定的电平移位电路, 兼顾两者优点。

1 传统电平移位电路

收起

本节具体介绍 3 种传统电平移位电路。为加快反应速度和增强驱动能力, 通常在电平移位电路后加 1 个电源电压为$\mathrm{{VDDH}}$ 的反相器^[7]。

如图1(a)所示, 在较高电源电压下常用传统的差分式共源共栅型, 辅以交叉耦合的 PMOS 半锁存器^[8]。由于交叉耦合晶体管${\mathrm{{MP}}}_{1\mathrm{a}}$ 和${\mathrm{{MP}}}_{1\mathrm{\;b}}$ 的正反馈作用,低输入电压 IN 被高电平移位到 VDDH。当$\mathrm{{IN}}$ 由低电平变为高电平时,${\mathrm{{MN}}}_{1\mathrm{a}}$ 和${\mathrm{{MP}}}_{1\mathrm{\;b}}$ 导通, 并因此将节点$\mathrm{A}$ 处的电压升高到$\mathrm{{VDDH}}$,输出电压$\mathrm{{OUT}}$ 为 0 ;$\mathrm{{IN}}$ 由低电平变为高电平时,则${\mathrm{{MN}}}_{\mathrm{{lb}}}$ 和${\mathrm{{MP}}}_{1\mathrm{a}}$ 导通,从而将$\mathrm{{OUT}}$ 提到$\mathrm{{VDDH}}$。下拉晶体管${\mathrm{{MN}}}_{1\mathrm{a}}$ 和${\mathrm{{MN}}}_{1\mathrm{\;b}}$ 的尺寸必须比${\mathrm{{MP}}}_{1\mathrm{a}}$ 和${\mathrm{{MP}}}_{1\mathrm{\;b}}$ 大, 才能克服由较高电源电压驱动 PMOS 附带的闩锁效应。该结构设计简单, 但仅适合于较高的内核电压, 在转换亚阈值信号时, 高阈值的 PFET 半锁存器无法翻转, 电平移位电路可能不工作。由文献[9] 可知,锁存器的时间响应常数${\tau }_{1}$ 可表示为

(1)

${\tau }_{1}= {0.67}{C}_{\mathrm{{ox}}}\sqrt{\frac{W{L}^{3}}{2{K}_{1}I}}$

式中:${C}_{\text{ox }}$ 为单位面积的栅氧化层电容;$W$ 为沟道宽度;$L$ 为沟道长度;$I$ 为流经 MOS 管的电流;${K}_{1}$ 为工艺常数,${K}_{1}= \mu {C}_{ox}$。可见,电平移位响应时间主要取决于$L$,因此工艺制程越小,电平移位越快。

如图1(b)所示,用$\mathrm{P}$ 管电流镜代替半锁存器, 无需上下电流失配即可增强电路稳定性和电流驱动能力。该结构非常适合于宽电压范围转换, 但电流镜中 1 个$\mathrm{P}$ 管和 1 个下拉$\mathrm{N}$ 管形成的泄漏路径会使电路的静态功耗增加。若添加 1 个可控开关来限制流过电路的总电流,又会增大翻转时的延时^[10]。

图1(c)为亚阈值优化改进的单电源电平转换器, 其结构简单, 可缓解高低电源线布局时的拥挤交叉现象。该结构中,受亚阈值驱动的$\mathrm{N}$ 管阈值可从${0.5}\mathrm{\;V}$ 降至${0.1}\mathrm{\;V}$。但如果输入低压和电源高压差值较大,则泄漏电流会变大,会增大功耗^[11]。

除上述 3 种结构外, 其他电平转换电路还可利用特殊种类的器件来提高性能, 如厚的栅极氧化物晶体管、更理想的电容器和更低阈值的晶体管等, 但会增加成本和工艺复杂度[12]。

2 新型电平移位电路

收起

针对传统电平移位电路存在的问题, 本文提出结合几种结构优点的新型电平移位电路, 兼具较宽输入电压范围、低功耗、低延时等优点。整体电平移位电路如图2所示。在输入电平发生变化时, 先用脉宽可控向上的窄脉冲信号 PULSEA 和 PULSEB 激励带自增强结构的低延时电平移位电路的输出 OUTA1 处快速翻转, 待低功耗电平移位电路电平翻转完成后, PULSEA 和 PULSEB 均为低电平, OUTA1 处于悬空状态。在低功耗电平移位电路中加入逻辑校正结构,以略微地减小响应速度为代价,使其仅在输入电压刚翻转时才有较大电流通过, 可极大地降低功耗。

2.1 低延时电平移位电路

低延时电平移位电路如图3所示。以 PULSEA 和 PULSEB 控制低延时高电平移位电路中的$\mathrm{N}$ 管${\mathrm{M}}_{6\mathrm{a}}$ 、${\mathrm{M}}_{6\mathrm{b}}$,当两者均为低电平时,电路无静态电流流过。为加快响应速度,将${\mathrm{M}}_{6\mathrm{a}}$ 、${\mathrm{M}}_{6\mathrm{b}}$ 管的宽长比做得较大, 使其导通的瞬间电流变大, 则平均电流受到的影响较小。辅以由${M}_{3a}$ 、${M}_{3b}$ 、${M}_{4a}$ 、${M}_{4b}$ 、${M}_{5a}$ 、${\mathrm{M}}_{5\mathrm{\;b}}$ 组成的自增强结构作正反馈,进一步加大翻转时交叉耦合电路左右两侧上拉和下拉电流差值, 可极大地减小电平移位延时。

2.2 带逻辑校正的低功耗电平移位电路

带逻辑校正的低功耗电平移位电路如图4所示。设计合适的参数让流过管${\mathrm{M}}_{8}$ 与管${\mathrm{M}}_{9}$ 的电流成比例,使输入电平 INA 翻转后较短时间内 J2 电平快速下降,管${\mathrm{M}}_{9}$ 控制的电流镜移位电路有较大电流流过, 而在其他时间段流过的电流较小。加入逻辑校正后, 可以减少因为输入电压波动引起的输出电平错误, 在提高输出正确率的同时, 限制了流过电平移位电路中${\mathrm{M}}_{15}$ 、${\mathrm{M}}_{16}$ 的电流大小。当 INA 从低电平刚刚翻转到高电平时, 延迟使得 OUTA2 仍为低电平,这时管${\mathrm{M}}_{13}$ 与管${\mathrm{M}}_{14}$ 导通,有较大电流${I}_{\mathrm{R}}$ 通过; 当 INA 从高电平刚翻转到低电平时, INB 迅速变为高电平,延迟使得 OUTA2 仍为高电平,管${\mathrm{M}}_{10}$ 与管${\mathrm{M}}_{11}$ 导通,有较大电流${I}_{\mathrm{D}}$ 流过。

在由${\mathrm{M}}_{15}$ 、${\mathrm{M}}_{16}$ 、${\mathrm{M}}_{18}$ 、${\mathrm{M}}_{19}$ 组成的电流镜移位电路上, 额外加 1 条正反馈的路径(利用窄脉冲 PULSEA 和 PULSEB 控制${\mathrm{M}}_{17}$ 和${\mathrm{M}}_{20}$ ),加大 INA 电平刚变后一段时间内流过${\mathrm{M}}_{15}$ 、${\mathrm{M}}_{16}$ 的电流差值, 使低功耗电平移位电路更快响应, 低延时电平移位电路大电流工作时间缩短。另外, 使用二极管级联方式的降压结构在 INB 电平由低变高时,管${\mathrm{M}}_{25}$ 导通, 节点 J3 电位更易下降至低电平, 从而让节点 J4 电位更快到高电平,减小了 OUTA2 的下降延时。

电流镜型电平移位电路延时的计算公式为

(2)

${\tau }_{2}= {R}_{\text{ocas }}\left({{C}_{\text{load }}+ {C}_{\mathrm{{dgM}}{16}}}\right)\approx \\\left({{g}_{\mathrm{{mn}}}{r}_{\mathrm{{on}}}^{2}//{g}_{\mathrm{{mn}}}{r}_{\mathrm{{on}}}^{2}}\right)\left({{C}_{\mathrm{{load}}}+ {C}_{\mathrm{{dgM}}{16}}}\right)$

式中:${R}_{\text{ocas }}$ 为小信号模型中的等效电阻^[13];${C}_{\text{load }}$ 为负载电容;${C}_{\mathrm{{dgM}}{16}}$ 为${\mathrm{M}}_{16}$ 管的栅、漏间寄生电容;${g}_{\mathrm{{mn}}}$ 为$\mathrm{N}$ 管的跨导;${r}_{\mathrm{{on}}}$ 为$\mathrm{{MOS}}$ 管的导通电阻。

2.3 窄脉冲生成电路和输出选择电路

窄脉冲信号 PULSEA 的生成电路如图5(a)所示。仅当 JA 和 INA 均为低电平时 PULSEA 为高电平, 而 JA 为 OUTA2 的反信号, 因此生成的 PULSEA 的脉宽受 OUTA2 上升延时影响,同理生成受 OUTA2 下降延时影响的 PULSEB, 其表达式为

(3)

$\text{ PULSEA }= \overline{\overline{\mathrm{{OUTA}}2}+ \mathrm{{INA}}}$

(4)

$\text{PULSEB}= \overline{\text{OUTA}2 +\text{INB}}$

以上 2 个信号中, 当 1 个信号为高电平时, 低延时电平移位电路有较大电流, OUTA1 急速翻转; 当 2 个信号均为低电平时, OUTA1 处于悬空状态, 不具备驱动能力, 低延时电平移位电路基本无静态电流流过, 仅有低功耗电平移位电路继续工作[14]。

输出选择电路如图5(b)所示, 其中 OUTA1 仅在 PULSEA 或 PULSEB 为高电平(即 INA 刚变后较短一段时间内)时传递给 OUTA, 其他时段 OUTA2 传递给OUTA。

3 仿真实验

收起

采用${0.5\mu }\mathrm{m}$ 工艺在 Candence IC61 软件中对整体电路进行仿真, 并选择合适的晶体管进行仿真实验。

如图6(a)和(b)所示,分别在${1.2}\mathrm{\;V}$ 和${1.5}\mathrm{\;V}$ 输入电压下进行仿真, 得到 OUTA1 和 OUTA2 的输出延时情况(OUTA1 处于悬空时保持翻转后的电平状态)。由于 OUTA2 较 OUTA1 变化得慢, 通过输出选择电路使 OUTA 和 OUTA1 波形基本一致。可见: 当 INA 为${1.5}\mathrm{\;V}$ 的方波时, OUTA2 的翻转完成时刻约比 INA 迟 8 ns,故而得到脉宽约为$8\mathrm{\;{ns}}$ 的窄脉冲信号 PULSEA,同理可得到脉宽约为${3.8}\mathrm{{ns}}$ 的窄脉冲 PULSEB; 当 INA 幅值为${1.2}\mathrm{\;V}$ 时, PULSEA 和 PULSEB 的脉宽变大,可知随 INA 幅值的变化,低延时电平移位电路大电流工作时间也发生了相应变化, OUTA1 和 OUTA2 总能平滑地传递给 OUTA。

图7为流过低延时电平移位电路电流${I}_{1}$ 、流过低功耗电平移位电路电流${I}_{2}$ 与流过逻辑处理模块电流${I}_{3}$ 的瞬态仿真结果。分别计算其平均值得${I}_{\text{average }1}= {1.3\mu }\mathrm{A},{I}_{\text{average }2}= {9.7\mu }\mathrm{A},{I}_{\text{average }3}= {1.3\mu }\mathrm{A}$, 因此总功耗为$P ={11}\times {5\mu }\mathrm{W}+ {1.3}\times {1.5\mu }\mathrm{W}= {56.95\mu }\mathrm{W}$。

OUTA 受工艺角的影响如图8所示。当温度为 27 C时, 不同工艺角下 OUTA 的均能随输入正常跳变,且最大偏差为$7\mathrm{\;{ns}}$。开关电源中非线性元件在能量转换时会产生较多热量, 因此需考虑温度对整体电路的影响^[15]。在温度为$7 \sim {107}{}^{\circ }\mathrm{C}$ 下对整体电路进行仿真。由图9(a)可见, 低延时电平移位电路的 OUTA1 受温度影响较小；由图9(b)可见,随着温度升高, 低功耗电平移位电路 OUTA2 开始上升的时刻延后, 但其到达高电平的时刻基本不变; 由图9(c)可见,随着温度升高,低功耗电平移位电路 OUTA2 开始下降的时刻和到达低电平的时刻均基本相同。综上可得, 在不同温度下均能实现预定的低延时电平移位电路与低功耗电平移位电路的输出平顺切换, 整体电路热稳定性良好。

by temperature

改变输入电压的大小, 比较 3 种不同温度下加入逻辑校正的低功耗电平移位电路与传统电流镜电平移位电路在 1000 次蒙特卡洛分析下的电平移位成功的次数, 结果见表1。可知, 加入逻辑校正后的电平移位电路的正确率显著提高。

本文与其他文献高电平移位电路的对比,见表2。文献[16]为基于${0.8\mu }\mathrm{m}\mathrm{{HV}}$ CMOS 工艺的极高压的电平移位,可见其延时和功耗远远高于${100}\mathrm{\;V}$ 以下的电平移位电路。文献[17]输入电压高值最低为${0.4}\mathrm{\;V}$,但其工作频率较低,仅有${10}\mathrm{{kHz}}$,且延时较大, 无法适用于高频开关。与文献[18]相比, 本文在基于${0.5\mu }\mathrm{m}$ 工艺下的延时和功耗仍能较基于${0.35\mu }\mathrm{m}$ 工艺电路有较大提高: 在延时方面,在 INA 为${1.5}\mathrm{\;V}$ 方波时,本文电路上升延时从${12.7}\mathrm{\;{ns}}$ 减小至${2.3}\mathrm{\;{ns}}$,下降延时从${22.8}\mathrm{\;{ns}}$ 减小至${1.8}\mathrm{\;{ns}}$, 两者均仅为前者的 30%；在功耗方面,需 VDDH 提供的功耗电流仅为前者的 50%。如图10所示, 本文与文献[19]和文献[20]相比,虽然本文电路的版图面积不占优势, 但其在采用成熟工艺的情况下上升、下降延时更低,效费比更高。由于低延时电平移位电路中的差分交叉耦合结构受$\mathrm{N}$ 管阈值电压影响较大, 当本文 INA 电压幅值增大时, 低延时电平移位电路上升、下降延时均会减小, 整体电路的延时也随之改善, VDDH 提供的功耗电流略有减小。

4 结语

收起

本文中低延时电平移位电路与低功耗电平移位电路并行工作, 利用反馈来选择相应时间段输出,在高频下将幅值为${1.0}\sim {1.5}\mathrm{\;V}$ 低电平方波转换为$5\mathrm{\;V}$ 高电平方波,适用于$\mathrm{{GaN}}$ 驱动电路, 加入逻辑校正后保证了最终输出的正确率。该电路基于${0.5\mu }\mathrm{m}\mathrm{{BCD}}$ 工艺,${1.5}\mathrm{\;V}$ 电源低压和$5\mathrm{\;V}$ 电源高压在$5\mathrm{{MHz}}$ 频率下进行仿真的结果表明, 所提电路虽结构较复杂, 但上升和下降延时均降低至约$2\mathrm{{ns}}$,流过电源高压的功耗电流为${11\mu }\mathrm{A}$, 较文献[18]分别减小了约 70%和 50%。

基金

收起

国家自然科学基金资助项目(61774078)
国家自然科学基金资助项目(51802124)
江苏省自然科学基金资助项目(BK20180626)

参考文献

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文献

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2024年第22卷第6期

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doi: 10.13234/j.issn.2095-2805.2024.6.304

接收时间：2021-07-01
首发时间：2025-07-19
出版时间：2024-11-30

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出版历史

收稿日期：2021-07-01
修回日期：2021-10-01
录用日期：2021-12-20

基金

National Natural Science Foundation of China(61774078)

国家自然科学基金资助项目(61774078)

National Natural Science Foundation of China(51802124)

国家自然科学基金资助项目(51802124)

Jiangsu Natural Science Foundation(BK20180626)

江苏省自然科学基金资助项目(BK20180626)

作者信息

江南大学电子工程系物联网技术应用教育部工程研究中心无锡 214122

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2种不同金属材料的力学参数

科 Family	属数 Number of genus	种数 Number of species	占总种数比例 Percentage of total species (%)	属 Genus	种数 Number of species	占总种数比例 Percentage of total species (%)
鹅膏菌科Amanitaceae	2	11	5.26	鹅膏菌属 Amanita	10	4.78
小菇科 Mycenaceae	2	12	5.74	丝盖伞属 Inocybe	5	2.39
多孔菌科 Polyporaceae	8	14	6.70	蜡蘑属 Laccaria	5	2.39
红菇科 Russulaceae	3	23	11.00	小皮伞属 Marasmius	6	2.87
				小菇属 Mycena	11	5.26
				光柄菇属 Pluteus	5	2.39
				红菇属 Russula	17	8.13
				栓菌属 Trametes	5	2.39

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