导弹与航天运载技术（中英文）

余弦系数	正弦系数
1.0000	0.9808	0.9239	0.8314	0	0.1951	0.3827	0.5555
0.7071	0.5555	0.3826	0.1951	0.7071	0.8315	0.9239	0.9801
0.6123	-0.1951	-0.3827	-0.5555	1.0000	0.9808	0.9239	0.8315
-0.7071	-0.8315	-0.9239	-0.9808	0.7071	0.5555	0.3827	0.1951

余弦系数	正弦系数
1.0000	0.9808	0.9239	0.8314	0	0.1951	0.3827	0.5555
0.7071	0.5555	0.3826	0.1951	0.7071	0.8315	0.9239	0.9801
0.6123	-0.1951	-0.3827	-0.5555	1.0000	0.9808	0.9239	0.8315
-0.7071	-0.8315	-0.9239	-0.9808	0.7071	0.5555	0.3827	0.1951

雷达对抗中基于FPGA输入分块重映射的数据处理方法

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薛晓琴 ¹^,² , 孟刚 ¹^,² , 陈旸 ¹ , 李宏博 ³ , 赵健 ³

导弹与航天运载技术 | 测控通信技术 2024,47(2): 86-90

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导弹与航天运载技术 | 测控通信技术 2024, 47(2): 86-90

雷达对抗中基于FPGA输入分块重映射的数据处理方法

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薛晓琴¹^,², 孟刚¹^,², 陈旸¹, 李宏博³, 赵健³

作者信息

¹北京航天长征飞行器研究所,北京,100076

²试验物理与计算数学国家重点实验室,北京,100076

³哈尔滨工业大学,哈尔滨,150006

薛晓琴(1992–),女,博士研究生,主要研究方向为数字信号处理和移动自组网技术。

孟刚(1963—),男,研究员,主要研究方向为雷达电子战技术和飞行器设计。

陈旸(1977—),男,高级工程师,主要研究方向为导弹总体技术。

李宏博(1980-),女,副研究员,主要研究方向为智能信息处理,多源融合认知等。

赵健(1989—),男,博士研究生,主要研究方向为智能识别技术。

Data Processing Method based on FPGA Input Block Remapping in Radar Countermeasures

Xiaoqin XUE¹^,², Gang MENG¹^,², Yang CHEN¹, Hongbo LI³, Jian ZHAO³

Affiliations

¹Beijing Institute of Space Long March Vehicle,Beijing,100076

²National Key Laboratory of Science and Technology on Test Physics and Numerical Mathematics,Beijing,100076

³Harbin Institute of Technology,Harbin,150006

出版时间: 2024-04-25 doi: 10.7654/j.issn.2097-1974.20240214

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摘要

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雷达对抗中,干扰机侦收雷达的信号,经AD采样后输入FPGA进行处理并产生干扰信号。FPGA平台利用Xilinx等官方提供的FFT IP核对高速ADC输出的数据进行FFT处理时,需要进行“并行-串行”的数据预处理,降低了处理速度,同时也没有对FPGA内部资源进行最大化利用。基于以上问题,提出一种基于FPGA输入分块重映射的数据处理方法。该方法通过数据输入重映射模块将输入雷达数据优化为并行分块的数据流格式,再通过FFT蝶形网络输出离散傅里叶变换数据,最后进行并行结果输出。试验证明,本方法能有效节省FPGA的运算时间,提高雷达数据处理速度,优化利用了FPGA内部资源,具有实时性好、灵活性高的特点。

关键词

雷达对抗 / FPGA / 分块重映射 / 数据处理 / 蝶形网络

Abstract

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In radar countermeasures, the jammer detects the radar signal, then the signal is sampled by AD and input to FPGA for processing and generating interference signal. When using the FFT IP core officially provided by the FPGA platform Xilinx to perform FFT processing on the data output by the high-speed ADC, data preprocessing of "parallel-serial" is required, which greatly slows down the FFT processing speed. At the same time, the internal resources of FPGA is not maximized. An data processing method based on FPGA input block remapping is proposed. This method uses the data input remapping module to optimize the input data into a parallel block data stream format. Then the FFT butterfly networks process the input data into blocks to obtain the discrete Fourier transform data. Finally, parallel data are output. Experimental results show that this method can effectively save FPGA computing time, improve radar data processing speed, optimize the utilization of FPGA internal resources, and has the characteristics of good real-time performance and high flexibility.

Key words

radar countermeasures / FPGA / block remapping / data processing / butterfly networks

引用本文

薛晓琴, 孟刚, 陈旸, 李宏博, 赵健. 雷达对抗中基于FPGA输入分块重映射的数据处理方法. 导弹与航天运载技术, 2024 , 47 (2) : 86 -90 . DOI: 10.7654/j.issn.2097-1974.20240214

Xiaoqin XUE, Gang MENG, Yang CHEN, Hongbo LI, Jian ZHAO. Data Processing Method based on FPGA Input Block Remapping in Radar Countermeasures[J]. Missiles and Space Vehicles, 2024 , 47 (2) : 86 -90 . DOI: 10.7654/j.issn.2097-1974.20240214

正文

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0 引言

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随着雷达技术的发展, 高瞬时带宽的雷达出现, 尤其是瞬时带宽达到$1\mathrm{{GHz}}$以上的$\mathrm{X}$波段的宽带雷达, 它具有超高的目标检测和识别能力、抗有源和无源干扰能力。为了应对高瞬时带宽雷达, 干扰机需要进行大时、频宽信号的数据采集和存储,这对干扰机的数据处理能力提出了很大的挑战, 因此, 研究如何提升数据处理速度是现有雷达对抗中很关键的问题。

雷达对抗中,干扰机天线侦收雷达信号,雷达信号经过正交混频后产生零中频IQ信号,由AD采样后输入FPGA进行存储, 当信号识别确定为威胁信号时, FPGA产生干扰信号后被放大转发。在利用FPGA处理超高速(Gsps) ADC采样后的数据时, 由于FPGA逻辑的速度一般跟不上超高速ADC的总线速度, 因此大多数FPGA具有串行器/解串器(SERDES)模块^[1],用以将转换器端的快速、窄带串行接口转换为FPGA端的慢速、宽带并行接口, 这样既降低了系统进行FFT运算的速度, 也没有最大化利用FPGA的内部资源。

为了解决利用FPGA对高速采样数据进行FFT变换时速度慢、资源利用不合理、灵活性低的问题, 国内外学者进行了大量研究, 文献[3]使用硬件描述语言Verilog在FPGA上实现了基于时间抽样的基2- FFT; 文献[4]提出了一种改进的缩放FFT技术, 其将抽取数据分成更小的部分,并对其应用加窗FFT; 文献[5]通过对3个简易计数器的设计, 解决了基2时间抽取快速傅里叶变换中蝶形计算地址选取困难的问题; 文献[6]提供了一种高精度的快速傅里叶变换算法, 其结果表明IEEE-754单精度浮点仿真精度明显高于定点仿真；文献[7]提出了多路复用和流水线式蝶形处理单元的方法, 有效地提高了FFT的最大吞吐量；文献[8]提出了采用坐标旋转数字乘法器(Coordinate Rotation Digital Computer, CRDIC)和树形加法器(Kogge-Stone Adder, KSA)进行8点基2-FFT的方法, 该方法提供了更好的延迟性能; 文献[9]中采用素数因子分解与库利-图基分解相结合的混合分解模式, 在省去了一步旋转因子乘法运算的同时有效减小了存储空间和运算量, 并采用通用蝶形单元模块设计使得算法能够同时适应基2、基3、基4的FFT运算。

本文提出一种基于FPGA的输入分块重映射的数据处理方法, 利用数据输入重映射模块将输入数据优化为并行分块的数据流格式, 简化了FFT流程, 降低了数据处理时延, 优化了资源配置, 并且进行了仿真试验, 验证了本文所提方法的优越性。

1 FPGA片内FFT实现传统流程

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设序列$x\left( n\right)$的长度为$N$,其中$N ={2}^{m}, m$为正整数, 当序列长度不满足这一条件时, 可以通过补零的方式使序列长度满足要求。正是因为$x\left( n\right)$的长度为2的整数次幂, 所以这种FFT算法被称作基2-FFT, FPGA官方提供的FFT IP核也是基于这种方法设计的。

$x\left( n\right)$的离散傅里叶变换公式与离散傅里叶反变换公式^[10]分别如下:

(1)$ X\left( k\right)= \mathop{\sum }\limits_{{n = 0}}^{{N - 1}}x\left( n\right){W}_{N}^{nk}= \operatorname{DFT}\left\lbrack {x\left( n\right)}\right\rbrack ,0 \leq k \leq N - 1 $

(2)$ x\left( n\right)= \frac{1}{N}\mathop{\sum }\limits_{{k = 0}}^{{N - 1}}X\left( k\right){W}_{N}^{-{nk}}= \operatorname{IDFT}\left\lbrack {X\left( k\right)}\right\rbrack ,0 \leq n \leq N - 1 $

其中${W}_{N}^{nk}= \exp \left({-j\frac{2\pi nk}{N}}\right)$,做如下约定:

(3)${x}_{1}\left( n\right)= x\left({2n}\right),0 \leq n \leq \frac{N}{2}- 1 $

(4)${x}_{2}\left( n\right)= x\left({{2n}+ 1}\right),0 \leq n \leq \frac{N}{2}- 1 $

(5)${X}_{1}\left( k\right)= \operatorname{DFT}\left\lbrack {{x}_{1}\left( n\right)}\right\rbrack ,0 \leq k \leq \frac{N}{2}- 1 $

(6)${X}_{2}\left( k\right)= \operatorname{DFT}\left\lbrack {{x}_{2}\left( n\right)}\right\rbrack ,0 \leq k \leq \frac{N}{2}- 1 $

则基2-FFT公式可以改写为以下形式:

(7)$ X\left( k\right)= \left\{\begin{array}{ll}{X}_{1}\left( k\right)+ {W}_{N}^{k}{X}_{2}\left( k\right)& 0 \leq k \leq \frac{N}{2}- 1 \\{X}_{1}\left({k - N/2}\right)- {W}_{N}^{\left( k - N/2\right)}{X}_{2}\left({k - N/2}\right)& \frac{N}{2}\leq k \leq N - 1 \end{array}\right.$

由式(7)可知, 基2-FFT的原理其实是将一个长序列拆分为奇偶子序列, 由奇偶子序列的DFT值计算长序列的DFT值。通过不断的序列拆分可以得到蝶形计算流程图, 以一个8点基2-FFT为例, 如图1所示。

由式(1)可知,计算每个$X\left( k\right)$值需要$N$次复数乘法和$N - 1$次复数加法,一共需要计算$N$个值,所以完成一个长度为$N$的序列的DFT,需要${N}^{2}$次复数乘法和$N\left({N - 1}\right)$次复数加法,时间复杂度为$O\left({N}^{2}\right)$。而基2-FFT只需要进行$\frac{N}{2}{\log }_{2}N$次基本蝶形计算,每次基本蝶形计算需要1次复数乘法和2次复数加法, 一共需要$\frac{N}{2}{\log }_{2}N$次复数乘法和$N{\log }_{2}N$次复数加法,时间复杂度为$O\left({N{\log }_{2}N}\right)$,相较于$\mathrm{{DFT}}$计算量大大下降。

FPGA官方FFT IP核计算流程如图2所示。

如果利用官方FFT IP核处理高速ADC采样数据, 由于官方IP核只能处理顺序输入的串行数据, 所以必须对数据进行 “并行-串行” 的预处理, 以满足IP核处理数据的格式要求, 但这样会减慢FFT计算速度, 增大时延,因此本文提出一种基于 “输入分块重映射”思想的FFT方法, 对其进行改进。

2 输入分块重映射

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输入分块重映射的核心思想是直接匹配多通道输入的数据流格式, 将并行的ADC采样后无需排列处理, 直接将数据输入到IP核中, 达到效率最大化, 通过设计的输入重映射表将输入数据进行分块映射。数据输入重映射模块是对传统的FFT输入输出倒序关系的进一步改进, 将ADC与FPGA接口解串的数字化信号, 经过RAM接口使之积累一定的时间点数, 输入到IP核的顶层函数, 进入蝶形运算模块。通过并行分块输入的方式降低了FPGA所消耗的时钟周期资源, 达到匹配并行输出的ADC数据利用率最大化, 输入数据重映射关系如图3所示。

3 IP核原理设计

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高层次综合(High-level Synthesis, HLS)是一种自动设计过程, 用于解释所需行为的算法描述并创建数字硬件, 从而实现该行为, 将行为与时序(例如时钟级别)解耦。HLS可以提高系统设计的抽象水平, 使用寄存器传输级别RTL。HLS工具是Xilinx发布的与Vivado套件集成在一起的IP核开发工具, HLS将高级语言(C, C++等)编写的函数视为功能模块(IP核), 函数相当于模块功能的RTL描述, 高级语言中的函数调用等效于VHDL等电路描述语言中的模块实例化。此方法可以减少编写的代码量, 从而显著简化用于系统描述的结构代码, 最终加快系统组装进程。

本文通过使用改进输入结构的蝶形算法, 从FFT的计算过程以及FPGA的硬件架构出发, 利用输入重映射模块实现FFT的并行输入, 同时将蝶形运算系数初始化进IP核中。利用HLS实现IP核综合, IP核设计框架如图4所示。

数据输入重映射模块和数据输出模块封装为FPGA上的RAM通信接口, 数据输出模块封装为8路RAM通信接口。

数据输入重映射模块的输入数据大小为$1 \times {32}$,其中, 8个分为一组进行并行输入, 所述蝶形运算网络模块中包括${\log }_{2}N$个FFT蝶形网络,其中,$N$是FFT运算的点数。所述蝶形运算网络模块中,第$i$个FFT蝶形网络的输入数据输入后, 数据维度不变, 输出数据的计算间隔为${2i}, i = 1,2,\cdots ,{\log }_{2}N$。

蝶形运算网络模块包括旋转因子运算尺寸等参数的结构化、计算模块程序编写、程序按指令优化。参数结构化, 将设计好的旋转因子权重参数一层一层地提取出来, 分别存储在FPGA的查找表中, 再将所得到的参数进行(N,0)的定点量化；计算模块的程序编写, 根据参数预输入尺寸在HLS开发工具中分别编写程序,一层对应一个循环。${\log }_{2}N$个循环用于通过蝶形运算来计算基2-FFT,最后一个阶段用于存储$N$点FFT的输出,将时域的$N$点序列转换为频域的$N$点复数序列。

计算模块程序编写, 是在HLS中对FFT蝶形运算网络中的第1层、第2层与第3层都编写了单独的计算模块, 每一个计算模块都在HLS进行了优化, 包括流水线、数组分割与函数流水化等。其中, 计算模块包含了旋转因子的相乘与累加模块, 为了使效率最大化, 设计了输入数据重映射模块, 该模块以查找表的结构进行调度, 保证输入数据的并行优势达到最大程度的利用,在合理利用$\mathop{\prod }\limits_{2}^{{{\log }_{2}N}}{\log }_{2}N$尺寸的内存空间的同时, 在现实资源约束的前提下最大化展开运算函数, 最大限度地减少了运算时间。所述蝶形运算网络模块的参数权值、旋转因子和偏差值以FPGA的硬件架构进行结构化,并进行(N,0)的定点量化。所述旋转因子分为实数集合和虚数集合, 设置为查找表的形式嵌入到FPGA中。

基于FPGA的输入分块重映射FFT方法IP核设计框架, 包括以下步骤:

a)数据输入, 调整输入信号尺寸大小, 提取信号的采样点, 将提取的采样点进行分块重映射到蝶形网络运算单元中;

b)蝶形网络运算,该蝶形网络运算包括${\log }_{2}N$个计算层；

c)并行数据输出, 输出FFT变换的最后复数结果。

其中,步骤$\mathrm{a}$分为以下几个步骤:

1)参数权值结构化, 将FFT卷积网络的权重参数一块一块地重新映射, 再将得到的参数进行FPGA架构下的定点量化;

2)输入数据重映射表计算,如图2所示,将并行的、顺序的输入数据映射为FFT输出的数据;

3)映射表模块程序代码编写,根据定点量化后的参数在HLS工具中进行映射模块代码编写、优化, 每一个映射模块按照地址进行RAM读入。

步骤$\mathrm{b}$分为以下几个步骤:

1)旋转因子余弦和正弦系数结构化,将旋转因子${W}_{N}^{n}$的系数进行计算,利用正弦函数的周期性,在复数域呈现中心对称,所占用内存空间地址由$N$下降到$N/2$。然后匹配FPGA的架构进行系数的架构化,转换为ap_fifo的格式, 该格式的输入数据将输入后级的蝶形运算;

2)时间抽取基数2-FFT将DFT递归划分为偶数索引和奇数索引时间样本的两个半长DFT, 这些较短的FFT的输出可重新用于计算许多输出, 从而大大降低总计算成本;

3)蝶形因子的计算公式为

(8)${e}^{-j\frac{2\pi }{N}\left({k -\mathrm{M}}\right)} ={e}^{-j\frac{2\pi }{N}k}{e}^{-j\frac{2\pi }{N}\frac{N}{2}}= {e}^{-j\frac{2\pi }{N}k}{e}^{-{j\pi }}= {e}^{-j\frac{2\pi }{N}k}$

式中$k$为输入数字信号的时间序号;$M$为蝶形运算的分解数,一般地,$M = N/2$。

当按照基2进行时间抽取时, 计算复杂度降低。

旋转因子余弦和正弦系数如表1所示, 可以看到输入数据进行FFT的具体框架:

a)输入1 × 32数大小的信号, 8个一组为并行;

b)将数据传入图1中的数据重映射层, 映射为FFT所需要的输出顺序;

c)将输入数据输入蝶形运算层1 ,数据维度不变, 输出数据的计算间隔为2 ;

d)将输入数据输入蝶形运算层2 ,数据维度不变, 输出数据的计算间隔为4 ;

e)将输入数据输入蝶形运算层$i$,数据维度不变,输出数据的计算间隔为${2i}$;

f)输出并行的数据。

4 试验结果与分析

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在Xilinx公司V7系列芯片xc7 vx690t上进行仿真试验,时钟周期设置为${10}\mathrm{{ns}}$,不确定度设置为${0.13}\mathrm{\;{ns}}$,分别利用官方IP核与本文提出的IP核进行32点FFT, 比较两者占用资源与计算速度的差异。

根据第3节中的方法概述,编写C++源文件,利用HLS综合生成IP核, 其接口如图5所示。输入信号数据通过RAM的接口分别输入到IP核中。xin_0_address0~7为8路并行输入的地址线；ce0和q0分别为接口使能和输入数据通道; xout_0_imag_address0和xout 0_real_address 0分别为8路并行FFT实部虚部结果的输出地址；ce0、we0、d0分别为接口使能、写使能和输出数据通道。图5中其余的接口为IP核的相关控制接口,系统默认端口类型是默认的ap协议端口类型, ap_clk同步采样时钟, ap_rst连接系统复位信号, ap_start是预留的起始信号, 输出的FFT计算结果在ap_done信号从低变高开始有效, ap_idle表示模块拉低不再空闲, ap_ready拉高表示系统可以接收新的输入。

生成的IP核所消耗片内资源如图6所示, BRAM可以被配置为双口RAM增加读写速度, DSP48E是乘法器消耗的FPGA片内资源。数据事先写入RAM后, 每输入8组并行数据就等于输入一个地址进行查表, 找出地址对应的内容, 然后输出。官方FFT IP核所占用的资源如图7所示, 两者对比发现, 本文提出的方法使用的资源更多。

分别利用上面生成的改进FFT IP核与传统顺序输入的Xilinx官方FFT IP核进行32点基2-FFT计算,得到的两者的时序图如图8-9所示, 本文所设计的IP核计算32点FFT仅用101个时钟周期,成倍小于官方的3195个时钟周期。

试验数据表明, 利用本文的方法处理32点FFT, 做到了并行化,在${10}\mathrm{{ns}}$时钟下约束下,处理时间达到了${1.085\mu }\mathrm{s}$的延迟。

5 结束语

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本文针对现有雷达干扰机数据处理能力不足的问题, 基于现有Xilinx官方FFT IP核与高速ADC速度不匹配的情况, 提出了一种基于FPGA的输入分块重映射的数据处理方法, 通过采用分块重映射策略并结合内置旋转因子表的方法, 改进了原有的 “并行-串行”的计算流程, 极大地提高了使用FPGA对高速ADC数据进行FFT变换的速度, 实现了对雷达高速信号并行处理的目标。

通过32点FFT试验比较, 可以明显看出使用本文所提出的FFT方法构建的IP核时延成倍低于官方版本的FFT IP核, 其性能得到大幅度提升, 利用输入分块重映射的思想, 找到了一种资源消耗与性能提升相平衡的设计方法, 为提高雷达干扰机在数据处理速度方面提供了新思路。

参考文献

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文献

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2024年第47卷第2期

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378

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doi: 10.7654/j.issn.2097-1974.20240214

接收时间：2021-11-23
首发时间：2025-07-04
出版时间：2024-04-25

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收稿日期：2021-11-23
修回日期：2022-07-05

基金

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¹北京航天长征飞行器研究所,北京,100076

²试验物理与计算数学国家重点实验室,北京,100076

³哈尔滨工业大学,哈尔滨,150006

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2种不同金属材料的力学参数

科 Family	属数 Number of genus	种数 Number of species	占总种数比例 Percentage of total species (%)	属 Genus	种数 Number of species	占总种数比例 Percentage of total species (%)
鹅膏菌科Amanitaceae	2	11	5.26	鹅膏菌属 Amanita	10	4.78
小菇科 Mycenaceae	2	12	5.74	丝盖伞属 Inocybe	5	2.39
多孔菌科 Polyporaceae	8	14	6.70	蜡蘑属 Laccaria	5	2.39
红菇科 Russulaceae	3	23	11.00	小皮伞属 Marasmius	6	2.87
				小菇属 Mycena	11	5.26
				光柄菇属 Pluteus	5	2.39
				红菇属 Russula	17	8.13
				栓菌属 Trametes	5	2.39

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