重庆邮电大学学报（自然科学版）

资源类型	消耗量
LUT	15257
Register	16836
DSP	507
BRAM	256

资源类型	消耗量
LUT	15257
Register	16836
DSP	507
BRAM	256

类别	VU13P	CPU
单张图片计算时间/μs	24.26	2630
静态功耗/W	2.958	14.2
峰值功耗/W	3.301	41.5
实际功耗/W	0.343	27.3
有效算力/GOPS	179.2	1.07
能效比/（GOPS/W）	522.4	0.039

类别	VU13P	CPU
单张图片计算时间/μs	24.26	2630
静态功耗/W	2.958	14.2
峰值功耗/W	3.301	41.5
实际功耗/W	0.343	27.3
有效算力/GOPS	179.2	1.07
能效比/（GOPS/W）	522.4	0.039

类别	文献[7]	文献[9]	文献[15]	文献[16]	本文
FPGA型号	Arria10	Stratix10 GX2800	XCKU9P	AlevoU50	VU13P
工作频率/MHz	150	250	200	280	200
DSP/个	0	5245	1600	4224	507
LUT/个	257871	487232	5600	122935	15257
有效算力/GOPS	2220	29574	200	2036	179.2
实际功耗/W	5.7	98	9.0	32.3	0.343
能效比/GOPS/W	398.5	302	177.8	62.84	522.4

类别	文献[7]	文献[9]	文献[15]	文献[16]	本文
FPGA型号	Arria10	Stratix10 GX2800	XCKU9P	AlevoU50	VU13P
工作频率/MHz	150	250	200	280	200
DSP/个	0	5245	1600	4224	507
LUT/个	257871	487232	5600	122935	15257
有效算力/GOPS	2220	29574	200	2036	179.2
实际功耗/W	5.7	98	9.0	32.3	0.343
能效比/GOPS/W	398.5	302	177.8	62.84	522.4

基于脉动阵列架构的分布式计算LSTM加速器

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张红升 , 成卓立

重庆邮电大学学报（自然科学版） | 人工智能与大数据 2025,37(5): 741-747

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重庆邮电大学学报（自然科学版） | 人工智能与大数据 2025, 37(5): 741-747

基于脉动阵列架构的分布式计算LSTM加速器

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张红升, 成卓立

作者信息

重庆邮电大学光电工程学院，重庆 400065

张红升，教授，博士生导师，博士，主要研究方向为超大规模集成电路与Soc设计、神经网络加速器设计等。E-mail: zhanghs@cqupt.edu.cn。

成卓立，硕士研究生，主要研究方向为神经网络加速器设计，可重构设计。E-mail: 1390764213@qq.com。

通讯作者:

张红升 zhanghs@cqupt.edu.cn

Distributed computing LSTM accelerator based on pulsating array architecture

Hongsheng ZHANG, Zhuoli CHENG

Affiliations

School of Optoelectronic Engineering, Chongqing University of Posts and Telecommunications, Chongqing 400065, P R China

doi: 10.3979/j.issn.1673-825X.202406270158

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摘要

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针对在资源有限的边缘计算端部署长短时记忆（long short-term memory，LSTM）神经网络遇到的计算效率低、功耗高的问题，提出一种基于脉动阵列架构的分布式计算LSTM加速器设计方案。通过将输入数据分布式存储，从而以减少数据的流动性并降低功耗；通过脉动的方式传递数据，从而减少计算单元的空置率并提高计算效率。在VU13P系列现场可编程门阵列（field programmable gate array，FPGA）的验证结果表明，所设计的LSTM加速器在200 MHz的工作频率下有效算力179.2 GOPS，动态功耗0.343 W，能效比522.4 GOPS/W，相较于当前典型设计，能效比提升34%以上。

关键词

长短时记忆（LSTM） / 现场可编程门阵列（FPGA） / 硬件加速器 / 脉动阵列

Abstract

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A long short-term memory（LSTM）neural network edge computing accelerator based on distributed systolic array architecture was proposed on the resource limited edge computing devices. The design distributes input data storage to reduce data movement and power consumption, while data transmission in a systolic manner minimizes the idle rate of computing units and enhances computational efficiency. Experimental validation on a VU13P field-programmable gate array（FPGA）shows that the proposed LSTM accelerator achieves an effective computing power of 179.2 GOPS at an operating frequency of 200 MHz, with a dynamic power consumption of 0.343 W and an energy efficiency of 522.4 GOPS/W. Compared with typical existing designs, the proposed accelerator improves energy efficiency by more than 34%.

Key words

long short-term memory (LSTM) / field-programmable gate array (FPGA) / hardware accelerator / pulsating array

引用本文

张红升, 成卓立. 基于脉动阵列架构的分布式计算LSTM加速器. 重庆邮电大学学报（自然科学版）, 2025 , 37 (5) : 741 -747 . DOI: 10.3979/j.issn.1673-825X.202406270158

Hongsheng ZHANG, Zhuoli CHENG. Distributed computing LSTM accelerator based on pulsating array architecture[J]. Journal of Chongqing University of Posts and Telecommunications(Natural Science Edition), 2025 , 37 (5) : 741 -747 . DOI: 10.3979/j.issn.1673-825X.202406270158

正文

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0　引言

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近年来，循环神经网络（recurrent neural net work，RNN）因其优异的性能在自然语言处理（natural language processing，NLP）^[1]、语音转换为文本^[2]和视频分析处理^[3]等应用场景中取得了显著成功。但由于RNN本身的结构特点，在进行大模型训练中存在长程依赖问题^[4]，导致难以处理长序列任务。长短时记忆（long short-term memory，LSTM）神经网络作为RNN最流行的变体之一，通过引入门控机制来控制信息的积累速度，能处理更加复杂的长序列任务场景^[5]，但同时也带了更大的计算量，所以如何对LSTM进行硬件加速引起了众多学者的研究。

Foundation Item：Major Project of Chongqing Technology Innovation and Application Development Special Project（CSTB2023TIADSTX0023）

LSTM在边缘端的应用场景通常对硬件的计算速度和功耗有着较高的要求。中央处理器（central processing unit，CPU）作为指令流处理器，并行计算效率低，而图形处理器（graphics processing unit，GPU）的运行功耗较高，两者均难以满足边缘应用场景的要求。现场可编程门阵列（field programmable gate array，FPGA）由于其可编程、低功耗等特点，在LSTM硬件加速领域得到了人们的广泛关注。

目前基于FPGA的LSTM加速器研究可以分为2个方向。一是利用LSTM模型的数据稀疏性，通过算法减少其权重参数，以降低模型的计算量和功耗。其中，高琛等^[6]基于Delta网络算法，对输入序列的稀疏性进行构建，在避免数据不规则加载的前提下，对冗余矩阵向量乘法运算进行过滤，对LSTM前向传输运算进行加速；Zheng等^[7]采用排列块对角掩码矩阵来生成稀疏模型，极大地降低了剪枝后索引功耗；Li等^[8]提出了一种按列修剪策略，删除了剩余权重的所有列索引和大部分行索引，降低了权重索引读取功耗，提高了加速器的整体性能。这种方法引入了剪枝等新的操作，势必导致电路的运行时间增加，尤其是在模型规模庞大时，增加的时间甚至可能超过计算本身所需的时间，因此，这种方法主要适用于小规模模型。另一研究方向是针对LSTM模型的计算特性，设计特殊计算架构以提高加速器的计算效率。其中，Que等^[9]使用列式矩阵向量乘法代替行式操作，消除了RNN推理时的数据依赖，从而提高系统的吞吐量，但是在将行式操作映射到列式矩阵操作的过程中高度依赖于详细的层形状，这使得当需要计算的数据量过大的时候将耗费过多的数据排列时间；T. Joseph等^[10]提出了一种利用收缩阵列结构和并行数据处理单元加速矩阵向量乘法的硬件架构，采用分裂矩阵方法，将较大的矩阵分解为较小的矩阵，从而降低了并行计算的硬件复杂度，但是在对数据进行并行处理时，需要考虑数据缓存占用，当模型数据过大时，这将对硬件资源有更大的要求。

为了避免在利用数据稀疏性减少数据量所带来的索引延迟问题，同时也为了减轻矩阵式计算架构中存在的数据缓存压力，本文根据LSTM算法的计算特点，设计并实现了一种基于脉动阵列的分布式计算LSTM加速器。首先，本文通过分析传统LSTM加速器的向量乘操作，提出一种权重参数切割方式，通过分布式存储输入数据并流动权重参数进行两者的耦合相乘，以减少数据流动性并降低读取功耗；然后，设计并实现了一种基于脉动阵列的分布式计算架构，通过脉动的方式传递数据，从而减少计算单元的空置率并提高计算效率。最后，在VU13P系列FPGA板上进行验证，实验结果显示，本设计相较于当前其他典型设计均有不同程度的提升。

1　LSTM基本原理

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LSTM模型最早由S. Hochreiter和J. Schmidhuber^[11]于1997年提出，通过引入门控机制可以有效地解决RNN的梯度爆炸或消失问题。LSTM基本单元结构如图1所示。基于传统RNN模型，LSTM网络改进主要在以下2个方面。

一个是引入4个门控机制来控制信息传递的路径，具体计算可用式（1）—（4）表示，分别为输入门i_t、输出门o_t、遗忘门f_t和更新门g_t。输入门i_t控制当前时刻的更新状态有多少信息需要保存，输出门o_t控制当前时刻的更新状态g_t有多少信息需要输出给外部状态h_t，遗忘门f_t控制上一个时刻的内部状态c_t-₁需要遗忘多少信息，更新门g_t使用非线性函数得到当前时刻的更新状态。

另一个是引入一个新的内部状态c_t专门进行线性的循环信息传递，由式（5）计算得到；同时非线性的输出信息给隐藏层的外部状态h_t，由式（6）表示。

式（1）—（6）中:σ表示Sigmoid函数；tanh表示Tanh函数；⊗表示向量乘；×表示向量点乘；x_t表示当前的输入数据；h_t表示外部状态；W表示权重参数矩阵；b表示偏置参数。

传统RNN只具有短期记忆h这一个状态信息，而LSTM网络新引入状态信息c作为长期记忆，这使得在面对长序列任务时，LSTM网络的预测精度会更高。

2　LSTM加速器的设计

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2.1　加速器整体系统架构

图2展示了本文所设计的LSTM加速器整体系统架构。由顶层控制模块（Top Control）、全局寄存器（Global REG）以及4个计算核心（PE Core）3部分组成。本文设计的LSTM加速器的输入数据x和中间数据的位宽均为16 bit，权重参数W_in的位宽为8 bit。存储在DRAM中的权重参数W_in通过64 bit位宽的数据线每次送入8个数据到计算核心中，然后，输入数据x和LSTM的外部状态h_t经全局寄存器切割重排后通过128 bit位宽的数据线以x_t和h_t-₁形式每次送入8个数据到计算核心。在计算中，顶层控制模块实时调控W_in的流动与x_t和h_t-₁耦合相乘，并将计算结果h_t送回全局寄存器中，在计算结束后，将最终输出结果h送回到DRAM中。4个计算核心分别对应LSTM模型中的4个门结构，每个计算核心由2个8×7的计算阵列（PE Array）、加法器（ADD）和激活函数（Sig/Tanh）组成，计算阵列实现的是式（1）—（4）中的向量乘⊗操作。

2.2　基于脉动阵列的分布式计算架构

计算阵列（PE Array）架构如图3所示，主要包括2个输入端口、7个权重存储（WH0-6）模块、56个PE组成的PE阵列和1个加法树（ADD Tree）模块，其中，2个输入端口分别连接输入数据x或外部状态h，及其对应的权重参数矩阵W_x或W_h。计算阵列运行过程为①每次输入8个权重参数，按顺序将所有参数存储到WH0-6中；②每次输入8个数据x或h，按顺序存储到每一列的8个PE当中；③PE阵列流动每一列的权重参数W_in与预先存储的输入数据x或外部状态h进行耦合相乘，并以脉动的方式将结果传递到下一列；④通过加法树模块将结果相加，以实现向量乘操作。

传统的LSTM模型中向量乘操作如图4所示。以输入数据维度和LSTM模型隐藏维度均是56为例，每个时间步输入一维的1×56的输入数据，与二维的56×56的权重参数矩阵进行向量乘，即输入数据遍历权重参数矩阵中的每一行进行乘累加操作，每一行输出1个数据，最后共输出一维的56×1的数据。具体计算流程如算法1所示。

算法1 传统LSTM模型中的向量乘计算流程伪代码

在计算每一个时间步的loop1中，需要中间缓存空间56×16 bit，消耗56个乘法器和55个加法器。生成计算结果所消耗的循环周期数可以用式（7）计算，N表示输入数据维度和LSTM模型隐藏维度56，1表示56个乘法器并行进行需要1个周期，lb（N）表示计算N个数据需要的加法树级数。由式（7）可得，传统LSTM模型中向量乘计算共需要消耗392个循环周期数。

权重参数切割方式如图5所示。分析向量乘操作的计算过程可知，输入数据中每个数据对应相乘的总是权重参数矩阵中的对应位置的一列，由于输入数据远少于权重参数矩阵，则可以通过固定输入数据，将权重参数进行流动遍历输入数据的方式进行计算，以减少数据流动性，降低数据读取功耗；权重参数在模型进行推理过程中是固定不变的，则可以通过将其切割分布存储的方式，以减轻流动时对硬件的带宽压力。在本文设计中将56×56的权重参数矩阵W按照列维度，以8列为一组进行切割，分别存储在WH0-6中。

图6展示了8×7脉动计算阵列的详细架构，主体由8行7列共56个PE单元组成。计算阵列提前将输入数据按顺序依次存入0-55序号PE单元中，计算开始后，第1个周期从WH0中读出第1行，分割输入到PE0-7中，分别与输入数据X0-7进行乘操作；第2个周期，PE0-7输出相乘结果并输送给PE8-15，WH1读出第2行，分割输入到PE8-15，与输入数据X8-15和PE0-7输出的相乘结果进行乘加操作，同时WH0中读出第2行，分割输入到PE0-7中进行乘操作；以此类推；直到第8个周期开始，PE48-55输出数据到加法数模块中。加法数模块有3级加法树，共7个加法器组成，对PE阵列中的8行输出的8个数据进行相加操作。具体计算流程如算法2所示。

算法2 基于脉动阵列架构的分布式计算流程伪代码

在计算每一个时间步的loop1中，由于是并行流水线计算，不需要中间缓存空间，共消耗56个乘加器和7个加法器。生成计算结果所消耗的循环周期数可以用式（8）计算，N表示输入数据维度和LSTM模型隐藏维度56，C表示PE阵列的列维度，lb（H）表示计算PE阵列的行维度H个数据需要的加法树级数。由式（8）可得，基于脉动阵列架构的分布式计算共需要消耗66个循环周期数。

本文设计的基于脉动阵列的分布式计算架构，66个循环周期可以完成1×56的输入数据与56×56的权重参数矩阵进行的向量乘操作，对比传统LSTM模型中向量乘需要的392个周期，在计算速度上有5.9倍的提升。而且，由于中间数据是通过脉动方式传递到下一级，不需要中间缓存数据，减轻了部署模型的边缘计算端设备的内存压力。

2.3　PE结构

图7展示了PE的结构。PE Control模块调控PE有3个工作模式:待机模式、存储模式和计算模式。待机模式，PE计算单元处于待机状态，无输出；存储模式，受x_en控制，接收输入数据X并存储在Input_x/h REG寄存器中；计算模式，受MAC_en控制，接收累加数据D和权重参数W_in，一个周期进行乘累加操作X×W_in+D，并在下一周期输出乘累加结果。其中，X、D均是16 bit数据，在计算过程是补码表示的定点数，1 bit符号位，4 bit整数位以及11 bit的小数位；而W_in是8 bit数据，1 bit符号位和7 bit小数位，所以在送入MAC前需要对其末位补0至12 bit数；而接收乘累加结果需要32 bit位宽，为了控制运算过程的位宽统一，使用Cropping模块裁切至16 bit数。

3　设计实验与结果分析

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3.1　软硬件实验环境

本文基于Xilinx公司的Vivado2022.2开发环境进行功能仿真和综合验证，选择Xilinx公司的VirtexUltraScale+VU13P系列xcvu13p-fhga2104-2-e芯片FPGA开发板作为测试载体，完全使用Verilog HDL语言对设计的加速器进行编码。硬件资源消耗如表1所示。其中，VU13P系列FPGA板载DSP支持定点16 bit的乘加运算，BRAM资源用于模拟外部存储DRAM存储输入数据以及权重参数。

同时，本文在PC端基于Pytorch库搭建了标准LSTM模型作为本设计的CPU实验平台对比，PC端使用Intel酷睿i5-12400F处理器，主频为2.5 GHz，DDR3内存大小为48 GByte，操作系统为Win11。

3.2　性能评估

本文使用MNIST数据集^[13]对所设计的LSTM加速器进行验证，由于数据集中的图片维度是28× 28，而本文设计的加速器的输入数据维度是56，故对MNIST数据集图片扩展至56×56后再放入标准LSTM模型中进行训练与推理验证。

衡量硬件加速器性能的一个重要指标是其峰值计算能力。在理想情况下，可以通过每个时钟周期可执行的计算次数（包括乘法和加法）来评估硬件加速器的峰值计算性能，即算力。具体的计算公式^[12]为

式（9）中:P表示加速器中PE的数量；系数2表示每个PE在一个周期内执行一次乘法和一次加法操作；f为时钟频率。

本文设计的加速器，共有4个PE核心，每个PE核心有2个MAC阵列，每个MAC阵列有56个PE，合计4×2×56=448个PE。当时钟频率为200 MHz时，由式（7）可得，加速器算力为179.2 GOPS，处理1张56×56图片需要4852个周期，即4852/200 MHz=24.26 μs。

在PC端使用CPU作为推理设备，基于Pytorch库调用time.time()函数监控运行时间，得到推理10000张图片，用时26.3 s，平均处理1张图片用时2.63 ms。本文使用的标准LSTM模型运算量为2819040，2819040/2.63 ms=1.07GOPS^[14]，CPU有效算力为1.07 GOPS。表2给出了基于FPGA（VU13P）与CPU在图像计算任务中的性能与能效对比，该加速器的计算速度是CPU平台的108倍，功耗为CPU的1/79，算力是CPU的167倍。

图8展示了加速器各模块的功耗以及计算模块中各资源的功耗占比。功耗报告是通过Vivado 2022.2软件对LSTM加速器源代码进行实现（IMPLEMENTATION）后生成的。在图8中，左侧柱状图显示了加速器3个模块的功耗分布，其中，由4个计算核心组成的计算模块占总功耗的84.55%。右侧饼状图则展示了计算模块中各资源的功耗占比，Logic的功耗远小于DSP的功耗，这是因为加速器设计中所有的乘加运算均通过DSP资源直接完成，而没有使用LUT查找表进行替代。此外，由于BRAM的功耗低于0.001 W，因此未单独列出。表3展示了本文设计的LSTM加速器与其他4种文献中加速器的性能对比，本文设计的加速器能效比相较于文献[7]，文献[9]、文献[15]、文献[16]分别提高了34%、72%、193%、731%，但有效算力均低于其他参考文献。这一差距源自其他文献所采用的LSTM模型规模较大，因此耗费的资源也更为庞大，这不利于在边缘计算端设备部署，所以本文选取验证的LSTM模型相对较小。文献[7]消耗的DSP为0，是因为它采用LUT查找表替代DSP计算乘加，因此，LUT消耗的资源较多，而文献[15]中LUT消耗较少的原因是其主要利用DSP进行计算，所以DSP消耗的资源较多。

4　结束语

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本文设计了一种基于脉动阵列架构的分布式计算LSTM加速器，加速器的分布式计算阵列通过脉动的方式进行数据传输与计算，在减少中间数据缓存占用的同时还提高了计算速度。在VU13P系列FPGA进行实验的结果表明，本文设计的加速器在200 MHz的频率下有效算力179.2 GOPS，动态功耗0.343 W，能效比522.4 GOPS/W，计算速度和有效算力分别是CPU的108倍和167倍，功耗是其1/79。相较于当前典型设计，能效比分别有731%，193%，72%，34%的提升。实验表明，本文设计的LSTM加速器适合应用于资源受限和对功耗要求严格的边缘计算端设备，同时在后续研究工作中，可以基于本文设计的脉动阵列架构，加入可重构的思想，实时调控PE的计算组合，以适配不同规模及种类的神经网络并对其加速。

参考文献

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文献

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2025年第37卷第5期

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143

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doi: 10.3979/j.issn.1673-825X.202406270158

接收时间：2024-06-27
首发时间：2026-04-16

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收稿日期：2024-06-27
修回日期：2025-09-16

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重庆邮电大学光电工程学院，重庆 400065

通讯作者:

张红升 zhanghs@cqupt.edu.cn

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2种不同金属材料的力学参数

科 Family	属数 Number of genus	种数 Number of species	占总种数比例 Percentage of total species (%)	属 Genus	种数 Number of species	占总种数比例 Percentage of total species (%)
鹅膏菌科Amanitaceae	2	11	5.26	鹅膏菌属 Amanita	10	4.78
小菇科 Mycenaceae	2	12	5.74	丝盖伞属 Inocybe	5	2.39
多孔菌科 Polyporaceae	8	14	6.70	蜡蘑属 Laccaria	5	2.39
红菇科 Russulaceae	3	23	11.00	小皮伞属 Marasmius	6	2.87
				小菇属 Mycena	11	5.26
				光柄菇属 Pluteus	5	2.39
				红菇属 Russula	17	8.13
				栓菌属 Trametes	5	2.39

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